一、BCH分组码原理、实现及纠错性能分析（论文文献综述）
刘洋[1]（2021）在《基于BCH与LDPC算法的NAND Flash纠错方法研究》文中认为随着信息技术革命的推进,信息产业对海量数据的存储与处理提出了越来越高的要求,NAND FLASH凭借其容量、速度方面的优势已成为现代存储系统的主要选择。而考虑到NAND闪存存储介质上的数据存在比特翻转的可能性,所以选择使用如BCH和LDPC等具有较强纠错能力的纠错算法来保证数据的准确性和系统的可靠性是至关重要的。针对误码分布的两种情况,本文分别设计实现并优化了具有模块化思想的并行BCH纠错系统和LDPC纠错系统。在误码率极低时,例如基于SLC的存储设备可以应用BCH纠错系统来消除位翻转的影响;而在误码率较高时,例如基于MLC、TLC的存储设备可以应用LDPC纠错系统来完成位错的校正。在BCH方面,首先阐述了编码的原理及实现方法。其次在错误检测模块中提出了一种采用资源复用和结构共享技术来减少硬件消耗的方法。为了减少计算量,提高计算速度,提出了一种基于查找表和树形结构的错误位置多项式系数计算的非求逆方法。最后采用提前终止法和缩小根距法可以显着降低功耗和提高解码速度。在LDPC方面,首先分析讨论了其编解码的结构化思想,然后从硬件实现的角度着手,以编译码复杂度低的能够提供足够的并行性和灵活性的QC-LDPC码作为设计基础,利用其子矩阵为循环结构的特点,在编码时复用其核心的计算结构,因此能够极大的简化设计流程,实现快速编码。译码方案采用计算速度更快的归一化最小和算法并应用实用的分层译码技术,可以实现多个校验方程相关消息的同时更新和传递。最后针对一些特殊的、要求数据的准确率达到很高水平的应用场景,提出可以采用纠错性能更好BCH+LDPC级联的纠错方案。实验结果验证了方案的可行性以及高效编解码算法的有效性。
康婧[2]（2021）在《星地高速数传LDPC码编译码算法及高效实现技术研究》文中认为随着空间探测任务需求日益提升,航天器携带的载荷设备趋于精密多样,星地链路传输数据量大幅增加。近地轨道（Low Earth Orbit,LEO）卫星因具有发射成本低、通信时延小和覆盖范围广等优势而被广泛应用,如何在LEO卫星星上硬件资源、数传时间有限的情况下实现高速数据传输已成为我国目前航天器发展需要解决的核心难题。信道编码作为高速数传的重要环节,能够提高数传系统的抗干扰性和可靠性。低密度奇偶校验（Low-density Parity-check,LDPC）码是一种纠错性能逼近Shannon极限的信道编码,已广泛应用于光纤通信、空间通信、存储等领域。然而LDPC码一般码长较长,其迭代译码算法具有较高的计算和存储复杂度,且LDPC码并不能像Turbo码一样通过打孔灵活调整码率适应信道变化,因此LDPC码在LEO卫星高速数传中的应用仍面临着挑战。本文为满足LEO卫星高速数传需求,依托于中国科学院空间科学先导专项,从LDPC码编译码算法设计和高效硬件实现两个层面展开了研究,旨在设计高速高效、低复杂度、码率兼容、可重构、低功耗的LDPC码编译码器,论文的主要工作和创新点如下:1.提出了一种基于CCSDS近地应用标准的低复杂度可重构LDPC编码器,解决了串行编码器无法满足高速数传需求、并行编码器资源消耗大的问题。为缩短编码延时,提出了并行编码算法;通过分析不同并行度编码的结构特点,实现了可重构编码方案;采用优化的移位寄存器累加单元,降低了硬件复杂度。在Xilinx FPGA上对提出的LDPC编码器进行了实现,结果表明,在125 MHz工作时钟下,编码数据吞吐率最高可达1 Gbps,寄存器资源和查找表资源与相同平台编码器相比分别降低了13.7%和14.8%。2.针对LEO卫星信道具有时变性、空间通信设备需具备低功耗的特点,提出了基于DVB-S2标准的快速累加并向递归（Fast Accumulate Semi-parallel Recursive,FASPR）LDPC编码算法及高效低功耗LDPC编码器。为快速并向递归计算校验比特,采用新型校验比特存储器阵列,实现码率兼容的同时提高了编码数据吞吐率;利用二进制特性对校验比特计算进行简化,降低了功耗。在Xilinx FPGA上对提出的编码器进行了实现,结果表明,该编码器能够兼容2种码率,3种编码并行度,在347.5 MHz工作时钟下,编码数据吞吐率最高可达1.104 Gbps,编码器功耗与相同平台编码器相比降低了21.7%。3.面向LEO卫星可变编码调制（Variable Coding Modulation,VCM）高速数传应用场景,在高效低功耗LDPC编码器基础上,提出了一种高效前向纠错码（Forward Error Correction,FEC）编码器,能够支持多种VCM模式,具有高效性。在Xilinx FPGA上对提出的编码器进行了实现,结果表明,该编码器能够正确切换支持3种VCM模式,在389.5 MHz工作时钟下,编码数据吞吐率最高可达1.19 Gbps。4.为解决动态策略串行译码算法具有较高复杂度的问题,提出了一种低复杂度LDPC码动态策略串行译码算法（Residual-based Layered Belief Propagation,RB-LBP）。利用残差值作为度量动态确定每次迭代时层的更新顺序,分析及仿真结果表明,与传统译码算法相比,该算法具有较低的计算复杂度,且具有较快译码收敛速度和较优译码性能。针对归一化最小和译码算法（Normalized Min-Sum Algorithm,NMSA）,提出了一种增强部分并行架构高速LDPC译码器,提高了译码数据吞吐率。首先将多对角线矩阵进行拆分并采用分布式存储策略分别存储置信度信息;然后将拆分后子矩阵的多行（列）置信度信息存储在同一内存地址,成倍增加了每次内存读写数据量与节点运算量。在Xilinx FPGA上对提出的LDPC译码器进行了实现,结果表明,在250 MHz工作时钟下,译码吞吐率为1.02 Gbps。通过软件仿真、硬件测试以及与现有LDPC编译码器的对比,证明了本文提出的LDPC编译码器具有可行性及高效性,在未来LEO卫星高速数传系统中具有较高应用价值。目前,本文提出的低复杂度可重构LDPC编码器已应用于中国科学院空间科学先导专项“先进天基天文台”（Advanced Space-based Solar Observatory,ASO-S）科学卫星高速数传系统;提出的FEC编码器已应用于中国科学院空间科学先导专项“地球大数据科学工程”（Big Earth Data Science Engineering Project,CASEarth）科学卫星VCM数传系统。本文的工作具有重要的工程意义。
邓莉[3]（2021）在《LDPC编译码算法设计与应用研究》文中提出从20世纪90年代末开始,多媒体应用需求的急剧增加对无线图像传输系统的抗差错性能提出了更高的要求,联合信源信道编码（Joint Source Channel Coding,JSCC）这种抗差错传输技术也因此得到快速发展。LDPC码作为一种非常有潜力的信道编码技术,在JSCC方面的应用也越来越多。另一方面,信息量的爆炸式增长对存储系统的容量以及可靠性都提出了更高要求,原有的里德-索罗门（Reed-Solomon,RS）码和BCH（Bose-Chaudhuri-Hocquenghem,BCH）码等纠错编码技术的性能已经到达或接近极限;而在迭代译码算法下具有良好纠错性能的LDPC码则作为一种重要的纠错编码技术被广泛应用于各种大容量存储系统,如半导体存储系统、高密度光存储系统以及脱氧核糖核酸（Deoxyribonucleic Acid,DNA）数据存储系统等。鉴于LDPC码在无线通信和数据存储技术中的重要地位,本文着重研究了面向JSCC传输系统和数据存储系统的LDPC编译码算法,其主要贡献包括以下几方面:1.面向JSCC数据传输的LDPC编码算法设计首先,针对JSCC中的双原模图低密度奇偶校验码（Double Protograph Low-Density Parity-Check,DP-LDPC）存在错误平层性能随信息序列的长度缩短以及信源概率增大而下降的问题,提出一种有限长DP-LDPC码的联合优化方法,优化后的DP-LDPC码能够获得较低的错误平层并保持良好的瀑布区性能;另外,采用基于模糊逻辑控制的信源信道速率自适应分配策略,进一步提高系统的传输可靠性。其次,针对基于空间耦合低密度奇偶校验码（Spatially Coupled Low-Density Parity-Check,SC-LDPC）的JSCC方案采用固定且较短的耦合长度以及滑动窗口译码策略,导致系统整体性能提升有限的问题,将任意时刻编码（Anytime Coding）技术引入JSCC系统,简称为任意时间联合信源信道编码（Joint Source Channel Anytime Coding,JSCAC）。在JSCAC方案中采用的指数分布耦合方式和联合扩展窗译码可以保证那些已传输而未被完全恢复的、具有较高信源概率且长度较短的子信息块得到快速纠正。另外,所提出的部分联合扩展窗译码策略可以进一步降低信源译码器和信道译码器之间的错误传播,提高JSCAC系统的整体纠错能力。2.面向DNA数据存储的LDPC编码算法设计为了纠正DNA数据存储过程中常出现的非对称替换错误,提出一种由变长游程限制码（Variable-Length Run-Length Limited,VL-RLL）和原模图LDPC码组成的混合编码体系。其中,改进的VL-RLL码用于满足DNA序列的生物限制以及获得接近极限的映射潜力。在原模图LDPC码的设计方面,提出了针对非对称错误测序信道的的外部信息传递算法（Extrinsic Information Transfer,EXIT）,并为不同的测序信道设计一系列的原模图LDPC码。仿真结果表明,优化后的原模图LDPC码比现有DNA数据存储系统使用的纠错编码具有更好的误码性能。3.BP迭代译码及调度策略在HDPC码中的应用推广在LDPC译码算法的应用方面,提出一种扰动的自适应置信传播（Perturbed Adaptive Belief Propagation,P-ABP）算法,用于改善数据存储系统常使用的高密度奇偶校验（High-Density Parity-Check,HDPC）代数码进行软输入软输出（Soft-in-soft-out,SISO）译码时的纠错性能。传统ABP的核心思想是稀疏化奇偶校验矩阵的某些列,使其对应于具有较小对数似然比（Log-likelihood-ratio,LLR）值的最不可靠位。当一些比特具有较大的LLR幅值但符号错误时,这种稀疏化策略可能不是最优的。基于这一观察,本文提出的P-ABP算法将少量具有较大LLR幅值的不稳定比特也纳入奇偶校验矩阵的稀疏化操作中。此外,根据HDPC码的特点,还提出了改进的部分更新分层调度以及混合动态调度策略以进一步提高P-ABP算法性能。仿真结果表明,本文提出的P-ABP算法比传统的ABP算法具有更好的纠错性能和更快的收敛速度。
旷嵩[4]（2021）在《新型非易失性存储器检错纠错电路设计》文中指出随着现代社会进入大数据和物联网时代,计算机和服务器处理的数据量呈现快速增长的趋势,在设备中广泛应用的半导体存储器也面临着多元化的发展新机遇。新型非易失性存储器（常见的有磁性存储器MRAM、铁电存储器、相变存储器）由于其非易失性的特点,对它们的开发研究和应用有望成为将来存储器行业的主导方向。当新型存储器被应用到计算机或服务器中时,由于器件本身可靠性因素,或者是受外界辐射影响等原因,可能会发生不稳定的存储位错误的问题。而检错纠错电路恰好就是应用于这种场景的存储器组件,它作为一种纠错逻辑被集成到存储器控制器的内部中,能够有效对发生的软错误现象进行纠正,从而提升存储器的可靠性,并进一步减少计算机和服务器出错的概率。因此,研究适用于新型非易失性存储器的检错纠错电路有着重大的实际意义和工程作用。本文以教研室的项目《LPDDR MRAM控制器的设计》为载体,研究适用于磁性存储器MRAM器件的检错纠错电路和纠错码原理,主要包括以下内容:1、对目前研究比较热门的几类新型非易失性存储器做了简单的介绍,包括磁性存储器MRAM、铁电存储器FRAM和相变存储器PRAM,主要介绍了它们的历史发展过程、器件结构模型、存储工作原理、优良特性和商业化应用前景。2、分析了存储器对检错纠错电路的需求,对基于三种纠错码的检错纠错电路展开了研究,包括分析这几种纠错码的检错纠错原理,设计了基于汉明码和BCH码的编码器和解码器电路,并且对其展开功能仿真和验证工作。还设计了基于汉明码的纠一检二的参数化模板,包括了其中编码器参数化模板和解码器参数化模板,使得只需要调整其中的几个参数便可以快速生成具有SEC-DED功能的汉明码检错纠错电路。3、研究了MRAM控制器的关键技术,包括控制器的总体架构、各种操作的时序图,之后规划和设计了整体架构,再对控制器包含的几个子功能模块进行设计,比如命令处理模块、数据处理模块,并且对各子模块和整个控制器进行了功能验证。此外,还根据本文介绍的汉明码纠错码,在MRAM控制器中实现了具有检错纠错电路的功能模块,并且对其进行了功能验证,从而增强了MRAM存储器的数据可靠性。
戴莉[5]（2021）在《线性分组码参数的盲识别方法研究》文中进行了进一步梳理线性分组码是一类性能优异并得到广泛应用的信道编码。目前对于线性分组码参数的盲识别方法大部分只针对某一特殊类型的线性分组码（比如:BCH码、RS码和LDPC码等）,为提高线性分组码参数盲识别方法的适用范围与容错性能,本文在仅已知接收序列为线性分组码,而不知道其具体码型以及其他信息的条件下进行线性分组码参数的盲识别研究。本文主要研究了线性分组码的码长识别和校验矩阵重建两个方面。在码长识别方面,本文对传统的码长识别算法——秩准则法和码重分析法进行了重点研究与仿真分析,总结了两种算法的适用范围与优缺点。在此基础上,本文通过建立“归一化列重向量”的概念,提出了一种基于归一化列重向量余弦相似度的码长识别方法:将码字矩阵中每一列“1”的比率所形成的向量定义为“归一化列重向量”,选用余弦相似度来衡量高斯列消元后码字矩阵的归一化列重向量与随机二进制矩阵的归一化列重向量之间的差异,将余弦相似度取得极小值时矩阵所对应的列数估计为真实码长或真实码长的倍数,从而达到码长识别的目的。仿真结果表明,在对线性分组码C（15,7）和C（31,6）进行码长识别时,基于归一化列重向量余弦相似度的码长识别算法的容错率相较于码重分析法分别提升了83.33%和50%,且对不同码长和码率的线性分组码均具有较好的容错性能,适用范围较广。在校验矩阵重建方面,本文对高斯解方程法和Walsh Hadamard变换法的原理进行了研究,并对Walsh Hadamard变换法进行了仿真分析。与传统校验矩阵重建算法基于矩阵理论的角度不同的是,本文从寻找线性分组码校验码元与信息码元之间的线性约束关系的角度出发,通过引入数据挖掘领域中的关联规则挖掘的概念,提出了基于关联规则挖掘的校验矩阵重建算法:根据线性分组码每组码字的校验码元与信息码元之间存在线性约束关系这一特性,建立码字数据库进行关联规则挖掘,从而挖掘出可能存在的约束关系;并根据线性分组码的固有性质进行筛选得到正确的约束关系,从而达到校验矩阵重建的目的。仿真结果表明,在对线性分组码C（7,4）和C（15 7,）进行校验矩阵重建时,关联规则挖掘法的容错率比Walsh Hadamard变换法分别提高了368.75%和221.43%,容错性有了显着提升。
雷文彬[6]（2020）在《基于闪存阵列的高速大容量存储器访问和管理技术研究》文中提出当今太空探索和对地监控已成为世界各国关注的焦点,为了应对日益增加的单次空间探测任务,空间飞行器需要携带的观测设备也随之增加。这些观测设备将产生庞大的数据量,同时其速度要求也越来越高。所以高速大容量存储器已经成为星地传输链中极为重要的一环。针对现今应用于高速大容量存储器的主流方案——NAND Flash阵列,本文主要对以下三个问题进行了研究与处理:（1）闪存阵列的访问方式如何设计能满足速度要求的同时使阵列面积最小化?在吞吐率的限制方面,主要问题存在于写入操作的页编程时间。业内通常采用流水线的方式消除对页编程时间的等待。但是一般只在存储颗粒之间设置流水线,这种方式只有增加芯片数量来满足吞吐率。对此,本文采用了片内流水与片间流水结合的方式,在满足吞吐率和容量的同时使得阵列面积最大化缩小;（2）如何提升闪存阵列管理技术,以在实现对存储空间高效利用和调度的同时保证吞吐率?传统的解决方案均采用以操作系统为核心的文件管理,此方法有很强的灵活性,但是操作系统会对阵列的吞吐率造成很大的限制。本文采用了完全由FPGA实现的硬件文件管理方案,在实现对存储空间高效管理的同时不妨碍吞吐率的提升;（3）如何在超高吞吐率的情况下保证数据输入输出的准确性?通常在较低吞吐率场景下采用BCH码或RS码的串行编解码方式,此方式会消耗较多的时钟。本文采用了基于FPGA的BCH并行编码的方法,大幅缩减了编码对吞吐率的影响,同时使误码率优于1×10-10。以上设计均进行了行为级仿真验证和板级验证,证实了设计的可行性。
窦欣[7]（2020）在《光通信中空间耦合码的设计与译码算法研究》文中指出近年来,随着信息量呈指数爆炸性增长,高速率大容量的光通信得到了越来越多的关注和应用。同电波通信,光通信也分为有线和无线两种。在有线接入方面,光传输网络正朝向诸如400 Gb/s的速率迈进;在无线接入方面,传统电波通信正陷入频谱短缺的窘境,而无线光通信因其传输容量大、组网灵活、保密性好等优势而受到广泛关注。面对高速率大容量的光通信,为保证光链路的可靠传输,业界一直在寻找逼近信道容量的编码方式。空间耦合码是现有编码方式的扩展,其编码思想组合了分组编码和递归卷积编码。渐近容量可达的特性使得空间耦合码成为未来光通信具有竞争力的候选编码方案。作为空间耦合码的一种,staircase码因其优异的性能现已入选光通信标准。本论文面向光通信,对空间耦合码的设计与译码算法进行了研究,具体工作总结如下:1.研究了无线光通信系统中的信道环境,给出了无线光通信的常用信道模型及调制技术,对具有普适性的Gamma-Gamma模型及OOK和PPM调制进行了实现,搭建了无线光通信系统的仿真平台。2.对于已作为光通信标准的staircase码,重点研究了其译码算法。首先综述了多种硬判决译码算法,并从信息交换及复杂度等方面进行了比较。仿真结果说明了不同算法的性能差异以及staircase码与乘积码的性能差异。相比于乘积码,采用相同分量码的staircase码可以获得更优的性能。为进一步提高staircase码的译码性能,提出了一种基于软判决的滑窗译码算法。以一定的复杂度增加为代价,该算法可以获得0.3 d B～2 d B的性能增益。同时为适应信道条件的变化,并降低软判决译码的复杂度,又设计了一种自适应软判决译码算法。最后,面向突发删除场景,研究了乘积码的性能,并对staircase码在突发删除场景中的应用进行了初步分析。3.为保证无线光链路的可靠传输,研究了两类空间耦合码在无线光通信系统中的性能。首先给出了BMST编码OOK及PPM调制下无线光通信系统的性能。接着,针对无线光通信,设计了一种braided自正交码,并提出了一种迭代双滑窗译码算法,即braided自正交码采用迭代滑窗译码算法,同时分量自正交码也采用滑窗BP算法进行译码。该译码策略可以有效地降低译码时延及译码复杂度。仿真结果表明,在braided自正交码编码PPM调制的无线光通信系统中,braided自正交码可以很好地对抗湍流效应,这将会为braided自正交码在无线光通信中的应用奠定良好的基础。
余艺[8]（2020）在《差错控制编码在BRAM及固态存储系统中的设计与应用》文中指出本文主要由个人研究生期间的两个工程实践项目结合构成,研究的核心是差错控制编码对半导体存储器的纠错检错与系统级抗辐照抗辐照加固设计。第一部分,基于国产自研的HWDV5型号FPGA其内嵌的BRAM模块做常规的纠错检错及系统级抗辐照加固设计,对36K BRAM设计了广泛用于CPU、内存等最为常用的（72,64）汉明奇偶校验码方案用于BRAM常规使用过程中的纠错检错,仿真结果证明（72,64）汉明扩展码至少具备纠正1位错误检测2位错误的能力。为适应40nm工艺以下FPGA单粒子多位翻转的需求,因汉明码纠错能力有限且可优化空间不大,在深刻分析了FPGA中BRAM多位翻转机理的前提下,采用可自主定义纠错位数而提升抗多位翻转能力的RS码。传统RS码基于多项式除法编码器算法与求解关键方键程为核心的解码器算法用于BRAM抗多位翻转实现较为复杂,并且带来面积、功耗的开销,流水线、并行化、状态机等层面优化仍然无法满足BRAM的单周期读取的实际使用场景。沿着汉明码校验矩阵设计的思路,改用有限域矩阵乘法的方法设计适用于BRAM物理位宽范围的RS（8,4,4）,该方法校验矩阵关系仅用简单异或门即可实现编译码器。通过故障注入使码字发生多种情况的翻转实验仿真,仿真结果与数学证明上推导结果一致,对BRAM存储器单元因单粒子效应引发的集中式错误每32位具备8位抗翻转能力,实现了与（72,64）汉明奇偶校验码几乎相同的逻辑门数量却大大提升纠错能力差错控制方式。第二部分,因固态存储容量激增使其底层存储颗粒NAND Flash基本存储单元朝着存储多比特数据及三维堆叠方向发展,数据存储的可靠性下降引发的高误码问题亟待解决。分析国内外学者针对引发NAND Flash高误码率的随机电报噪声、单元间干扰、保持噪声等多种错误机制及其噪声模型所做的工作,基于该错误特征对固态存储主控制器中NAND Flash controller模块采用差错控制算法LDPC做多种编解码算法设计。通过闪存测试平台测试镁光64GB MLC分析原始错误率与数据保存时间的关系,推导出对1年时间内驻留错误对MLC NAND Flash阈值电压概率密度分布函数标准差的变化模型。通过分析字线电压获取的软信息读取次数对信道原始误码率的关系,采用2次读操作较为合适。接着分析NAND Flash输入输出信道模型置信概率转移规律,最大化输入输出信道的平均互信息量（MI）来获取阈值电压概率密度曲线分布交叠距离,以该距离作为LDPC软判决译码的读电压设置范围来优化LDPC软判决译码的参考电压值,获取最为精准的软信息。算法仿真实验比较了经典BP算法、修正MS算法、分层算法及基于MI优化的BP、MS自适应算法的性能比较。仿真结果表明,该方法精准、有效、自适应地用于LDPC软判决译码解码,能在有限软判决电压精度下比传统方法获得更低的比特误码率,有利LDPC软判决译码时减少retry次数,在有效保证数据可靠性的前提下降低多次读操作带来延时和译码复杂度。
李家强[9]（2020）在《SRAM存储器抗多位翻转ECC加固设计技术研究》文中研究表明随着存储单元敏感节点临界电荷量的减少,一次粒子辐射事件可以影响更多存储单元,产生多位翻转。为了保障存储器内存储信息的安全,纠错码（Error Correction Codes,ECC）加固技术得到广泛应用。然而,随着系统集成度和多位翻转形式复杂度的不断提升,传统ECC加固方案已经不能满足当前存储器加固设计对可靠性与快速读写的性能要求。因此,有必要对存储器ECC加固设计技术展开深入的研究,解决其在冗余度、译码复杂度和修正能力方面的诸多不足。本文针对静态随机存储器（Static Random Access Memory,SRAM）抗多位翻转ECC加固设计技术中几个关键问题展开研究,主要工作包括以下几方面:（1）通用ECC奇偶校验矩阵搜索算法研究。由于矩阵搜索在特定时间内获得最优解的优化程度有限且现有矩阵搜索算法均是针对特定问题并不具备通用性,本文分别从搜索算法的搜索性能与通用性方面进行提升。首先,通过对目标矩阵进行更准确的描述与更有效的约束,规避不必要的搜索路径,加快算法对优质解的搜索。然后,通过对搜索算法中相关参数和核心环节进行通用化描述,提出一种通用ECC搜索算法。利用该算法ECC设计者仅需提供必要的设计参数便可实现ECC构造规则与目标编码矩阵的转化。基于该算法,本文实现一款自动化ECC设计工具,具有ECC矩阵搜索、修正与检测能力验证和故障注入等功能。在完成ECC构造规则制定的情况下,该工具可执行满足相应设计规则的目标矩阵搜索过程。（2）低冗余突发错误修正码加固方法研究。本文分析了ECC加固技术面积开销中冗余开销的影响,认为常用规模存储器中低冗余特性是ECC加固技术考虑的重要因素。针对更加复杂的多位翻转错误模式,单位错误修正与两位相邻错误修正（Single Error Correction and Double Adjacent Error Correction,SEC-DAEC）码和三位突发错误修正（Triple Burst Error Correction,TBEC）码已不能满足系统设计者对可靠性的要求。本文对低冗余TBEC码进行优化,在冗余度不变的情况下,实现相邻四位错误修正（Quadruple Adjacent Error Correction,QAEC）能力的扩展。同时,针对四位突发错误,给出低冗余四位突发错误修正（Quadruple Burst Error Correction,QBEC）码的构造规则,实现低冗余QBEC码的构造,其冗余位数量近似或等于最小理论值。（3）低延迟SEC-DAEC码和TBEC码加固方法研究。本文对ECC译码器各功能模块的译码过程进行了探讨,分析了各功能模块译码延迟的影响因素,总结出降低ECC译码延迟的有效途径。利用冗余位与数据位位交织结构以释放由单位阵占用的轻重量列向量,降低奇偶校验矩阵最重行1的数量;提出校正子向量共享优化技术以缩短校正子向量的匹配长度。利用这些技术构造具有低译码延迟的SEC-DAEC码和TBEC码,译码延迟开销低于或近似于单位错误修正和两位错误检测（Double Error Detecting,DED）的SEC-DED码。（4）分块逻辑位交错ECC加固方法研究。晶体管特征尺寸的缩小使得存储器多位翻转错误模式可以包含5位甚至更多相邻存储位。如何实现高修正能力并可以有效地均衡冗余度与译码复杂度将成为ECC加固技术研究的难点。本文提出基于分块逻辑位交错技术的多位突发错误ECC加固方案。利用分块逻辑位交错技术可以有效地融合矩阵码的低译码延迟特性和低冗余线性分组码的低冗余特性。通过选用一致性编码SEC-DAEC码和TBEC码,可以构造6、8和12位突发错误修正ECC加固方案。通过构造非一致性编码,可以构造5位突发错误修正ECC加固方案。构造的多位突发错误修正ECC加固方案与矩阵码相比具有低冗余优势,译码延迟低于或接近于SEC-DED码。
郑颖[10]（2020）在《并行BCH编解码器的设计及验证》文中研究指明2019年,全球存储器市场规模已经达到1064亿美元,与2012年相比增长了86.67%,存储器需求呈现高速增长。同时,存储器国产化已经成为国家战略。所以存储器研发非常重要。在从存储器存取信息的过程中可能会产生数据错误,因而需要使用纠错编码技术降低存储错误的概率,以保证存储器数据的稳定性。本论文研究的并行BCH编解码器能够应用到对面积要求高的可利用冗余空间较少的存储器中。比如SD卡、U盘、手机里面的EMMC协议的闪存中都使用BCH纠错码。本次设计着重优化了译码器中KES模块,复用其有限域乘法器,减少解码器的面积。另外,本文还介绍了基于System Verilog语言的UVM验证方法学,搭建了UVM验证平台,利用此平台对上述BCH编解码器进行功能性和代码覆盖率等验证。本文还搭建了FPGA验证测试平台,包含VIO、随机数发生器、编码器、噪音发生器、解码器和数据分析统计模块,经过验证,本次设计的BCH编解码器达到了纠错32bit的设计要求。
二、BCH分组码原理、实现及纠错性能分析（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、BCH分组码原理、实现及纠错性能分析（论文提纲范文）
（1）基于BCH与LDPC算法的NAND Flash纠错方法研究（论文提纲范文）
| 摘要 |
| abstract |
| 1.研究背景及意义 |
| 1.1 NAND Flash的发展及出错机制 |
| 1.2 纠错算法的发展 |
| 1.3 论文主要工作及结构安排 |
| 2.纠错码的理论基础 |
| 2.1 Galois域理论 |
| 2.2 Galois域的构造与运算 |
| 2.3 线性分组码 |
| 3.BCH码编解码原理及编译码器的设计 |
| 3.1 BCH码的构造 |
| 3.2 BCH编码原理 |
| 3.3 BCH译码原理 |
| 3.3.1 伴随式计算原理 |
| 3.3.2 错误位置多项式求解原理 |
| 3.3.3 chien搜索原理 |
| 3.4 BCH编码器的设计 |
| 3.4.1 串行 BCH 编码器 |
| 3.4.2 使用lookahead技术的BCH并行编码器 |
| 3.5 BCH译码器的设计 |
| 3.5.1 资源复用型伴随式求解模块设计 |
| 3.5.2 判决树型确定错误位置多项式模块设计 |
| 3.5.3 使用提前终止方法的chien搜索模块设计 |
| 3.5.4 基于LUT结构或组合逻辑结构的有限域乘法器模块设计 |
| 3.6 BCH编译码器的整体结构 |
| 3.7 本章小结 |
| 4.LDPC编解码原理及编译码器的设计 |
| 4.1 LDPC编码原理 |
| 4.2 LDPC 解码原理 |
| 4.3 QC-LDPC的快速编码器设计 |
| 4.4 QC-LDPC的分层译码器设计 |
| 4.5 QC-LDPC编译码器的性能仿真与验证 |
| 4.6 高性能BCH与 LDPC级联纠错系统的设计 |
| 4.7 级联纠错系统的性能仿真与验证 |
| 4.8 本章小结 |
| 5.BCH与LDPC纠错系统实现及分析 |
| 5.1 BCH 编译码器的实现与分析 |
| 5.2 LDPC 编译码器的实现与分析 |
| 总结与展望 |
| 参考文献 |
| 攻读硕士期间发表的论文及所取得的研究成果 |
| 致谢 |
（2）星地高速数传LDPC码编译码算法及高效实现技术研究（论文提纲范文）
| 摘要 |
| Abstract |
| 缩略词 |
| 第1章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.2.1 星地高速数传发展现状 |
| 1.2.2 信道编码发展现状 |
| 1.2.3 LDPC码研究现状 |
| 1.3 面临的挑战及研究目标 |
| 1.4 论文研究内容 |
| 1.5 论文创新工作 |
| 1.6 论文组织结构 |
| 第2章 LDPC码基础理论 |
| 2.1 引言 |
| 2.2 LDPC码的基本概念 |
| 2.2.1 线性分组码 |
| 2.2.2 LDPC码及其表示方法 |
| 2.3 LDPC码的编码算法 |
| 2.3.1 直接编码方法 |
| 2.3.2 基于近似下三角形的编码算法 |
| 2.3.3 循环码和准循环码的编码算法 |
| 2.4 LDPC码的译码算法 |
| 2.4.1 LDPC码消息传递 |
| 2.4.2 概率BP译码算法 |
| 2.4.3 LLR BP译码算法 |
| 2.4.4 最小和译码算法 |
| 2.4.5 其它改进算法 |
| 2.5 本章小结 |
| 第3章 LDPC码并行编码算法及低复杂度可重构编码器设计 |
| 3.1 引言 |
| 3.2 LDPC码并行编码算法 |
| 3.2.1 CCSDS近地应用LDPC码编码算法 |
| 3.2.2 并行编码算法 |
| 3.3 低复杂度可重构LDPC编码器设计 |
| 3.3.1 总体架构 |
| 3.3.2 低复杂度设计 |
| 3.3.3 并行度可重构设计 |
| 3.4 硬件实现与分析 |
| 3.4.1 资源占用 |
| 3.4.2 性能分析 |
| 3.5 本章小结 |
| 第4章 LDPC码快速编码算法及高效低功耗编码器设计 |
| 4.1 引言 |
| 4.2 LDPC码快速编码算法 |
| 4.2.1 DVB-S2标准LDPC码编码算法 |
| 4.2.2 快速累加并向递归编码算法 |
| 4.3 高效低功耗LDPC编码器设计 |
| 4.3.1 总体架构 |
| 4.3.2 高效低功耗设计 |
| 4.4 硬件实现与分析 |
| 4.4.1 资源占用 |
| 4.4.2 功耗分析 |
| 4.4.3 性能分析 |
| 4.5 本章小结 |
| 第5章 VCM数传系统高效FEC编码器设计 |
| 5.1 引言 |
| 5.2 LEO卫星VCM数传系统 |
| 5.3 高效FEC编码器设计 |
| 5.3.1 总体架构 |
| 5.3.2 BCH并行编码算法及编码器设计 |
| 5.3.3 比特交织模块设计 |
| 5.4 硬件实现与分析 |
| 5.4.1 仿真结果 |
| 5.4.2 资源占用 |
| 5.4.3 性能分析 |
| 5.5 本章小结 |
| 第6章 LDPC码串行译码算法及高速译码器设计 |
| 6.1 引言 |
| 6.2 LDPC码静态策略串行译码算法 |
| 6.2.1 LBP译码算法 |
| 6.2.2 SBP译码算法 |
| 6.3 LDPC码动态策略串行译码算法 |
| 6.3.1 RBP译码算法 |
| 6.3.2 NW-RBP译码算法 |
| 6.3.3 RB-LBP译码算法 |
| 6.3.4 仿真结果与分析 |
| 6.4 高速LDPC译码器设计 |
| 6.4.1 译码器参数设计 |
| 6.4.2 传统部分并行架构QC-LDPC译码器 |
| 6.4.3 增强部分并行架构高速LDPC译码器 |
| 6.4.4 硬件实现与分析 |
| 6.5 本章小结 |
| 第7章 总结与展望 |
| 7.1 工作总结 |
| 7.2 研究展望 |
| 参考文献 |
| 致谢 |
| 作者简历及攻读学位期间发表的学术论文与研究成果 |
（3）LDPC编译码算法设计与应用研究（论文提纲范文）
| 摘要 |
| abstract |
| 缩略词表 |
| 第一章 绪论 |
| 1.1 研究工作的背景与意义 |
| 1.2 国内外研究现状与存在问题 |
| 1.2.1 联合信源信道编码 |
| 1.2.2 DNA数据存储编码 |
| 1.2.3 高密度奇偶校验码的译码策略 |
| 1.3 论文的主要贡献与创新 |
| 1.4 论文的结构安排 |
| 第二章 理论基础简介 |
| 2.1 LDPC码的构造 |
| 2.1.1 分组LDPC码的表示方法 |
| 2.1.2 原模图LDPC码的构造 |
| 2.1.3 基于原模图的空间耦合LDPC码的构造 |
| 2.2 BP迭代译码及其调度策略 |
| 2.2.1 Flooding BP译码算法 |
| 2.2.2 Shuffled BP译码算法 |
| 2.2.3 Layered BP译码算法 |
| 2.3 基于DP-LDPC码的联合信源信道编码 |
| 2.3.1 基于DP-LDPC码的JSCC系统结构 |
| 2.3.2 DP-LDPC码的编码结构 |
| 2.3.3 DP-LDPC码的译码结构 |
| 2.3.4 DP-LDPC码的PEXIT分析算法 |
| 2.4 DNA数据存储系统 |
| 2.4.1 DNA数据存储系统结构 |
| 2.4.2 DNA数据存储编码 |
| 2.5 本章小结 |
| 第三章 基于有限长DP-LDPC码的JSCC系统 |
| 3.1 系统模型 |
| 3.2 信源编码对JSCC系统性能的影响 |
| 3.3 有限长DP-LDPC码的F-JPEXIT-S算法 |
| 3.4 有限长DP-LDPC码的级联优化设计方案 |
| 3.5 基于模糊逻辑控制的JSCC速率分配策略 |
| 3.5.1 码率集合与原模图结构 |
| 3.5.2 基于模糊逻辑控制器的自适应速率分配 |
| 3.6 仿真结果 |
| 3.7 本章小结 |
| 第四章 改进的基于SC-LDPC码的JSCC系统 |
| 4.1 任意时刻传输系统 |
| 4.2 JSCAC系统模型 |
| 4.3 JSCAC系统的级联编码结构 |
| 4.4 JSCAC系统的部分更新联合扩展窗译码 |
| 4.5 仿真结果 |
| 4.5.1 JSCAC系统对于高信源统计概率短码长序列的纠错性能 |
| 4.5.2 部分更新联合扩展窗译码策略(PJEWD)的性能分析 |
| 4.5.3 与现有JSCC方案的性能比较 |
| 4.6 本章小结 |
| 第五章 非对称受限DNA存储信道的原模图LDPC码优化设计 |
| 5.1 非对称DNA测序信道建模 |
| 5.1.1 纳米孔测序信道的非对称替换错误模型 |
| 5.1.2 Illumina测序信道的非对称替换错误模型 |
| 5.2 非对称受限DNA存储信道的混合编码系统 |
| 5.2.1 混合编码系统模型 |
| 5.2.2 受限DNA存储信道的变长RLL码 |
| 5.2.3 混合编码系统的编码策略 |
| 5.2.4 混合编码系统的译码策略 |
| 5.3 非对称受限DNA存储信道的原模图LDPC码优化设计 |
| 5.3.1 改进的原模图EXIT算法 |
| 5.3.2 纳米孔测序信道的原模图LDPC码优化设计 |
| 5.3.3 Illumina测序信道的原模图LDPC码优化设计 |
| 5.4 仿真结果 |
| 5.5 本章小结 |
| 第六章 LDPC译码迭代及调度策略在HDPC码的推广应用 |
| 6.1 高密度奇偶校验码简介 |
| 6.2 自适应BP译码算法 |
| 6.3 基于扰动的自适应BP译码算法 |
| 6.3.1 基于扰动的不可靠比特位映射方案 |
| 6.3.2 部分更新分层调度策略 |
| 6.3.3 动态混合调度策略 |
| 6.4 复杂度分析 |
| 6.5 仿真结果 |
| 6.6 本章小结 |
| 第七章 全文总结与展望 |
| 7.1 全文总结 |
| 7.2 后续工作展望 |
| 致谢 |
| 参考文献 |
| 附录 |
| 攻读博士学位期间取得的成果 |
（4）新型非易失性存储器检错纠错电路设计（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 课题的研究意义与背景 |
| 1.2 国内外研究现状与发展态势 |
| 1.2.1 新型存储器的开发情况概括 |
| 1.2.2 检错纠错电路的研究现状 |
| 1.3 论文的研究内容与结构安排 |
| 第二章 新型存储器与纠错电路概述 |
| 2.1 几种新型非易失性存储器的介绍 |
| 2.1.1 MRAM磁性存储器 |
| 2.1.2 FRAM铁电存储器 |
| 2.1.3 PRAM相变存储器 |
| 2.2 存储器对检错纠错电路的需求分析 |
| 2.3 检错纠错电路的原理及功能 |
| 2.3.1 纠错码原理介绍 |
| 2.3.2 线性分组码介绍 |
| 2.4 本章小结 |
| 第三章 几种用于存储器的检错纠错电路研究与设计 |
| 3.1 汉明码的研究与设计 |
| 3.1.1 纠检错原理与编解码算法 |
| 3.1.2 编解码模块设计 |
| 3.1.3 汉明码纠一检二的参数化模块设计 |
| 3.2 BCH码的研究与设计 |
| 3.2.1 纠检错原理与编解码算法 |
| 3.2.2 编解码模块设计 |
| 3.3 LDPC码的研究与学习 |
| 3.3.1 纠检错原理与编解码算法 |
| 3.4 本章小结 |
| 第四章 不同算法的检错纠错电路的验证与比较 |
| 4.1 对纠错电路的验证平台的搭建 |
| 4.1.1 验证系统方案 |
| 4.1.2 验证平台搭建 |
| 4.2 测试验证流程和结果分析 |
| 4.2.1 数据编码验证 |
| 4.2.2 数据解码验证 |
| 4.3 资源占用情况及性能分析 |
| 4.4 本章小结 |
| 第五章 基于汉明码的MRAM控制器的设计与实现 |
| 5.1 MRAM控制器设计 |
| 5.1.1 控制器架构设计 |
| 5.1.2 命令处理模块 |
| 5.1.3 数据处理模块 |
| 5.2 MRAM控制器中检错纠错电路的实现 |
| 5.2.1 汉明码检错纠错电路的设计 |
| 5.2.2 汉明码检错纠错电路的验证 |
| 5.2.3 检错纠错电路的逻辑综合与结果分析 |
| 5.2.4 利用检错纠错电路清理MRAM中的错误信息 |
| 5.3 本章小结 |
| 第六章 总结与展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
（5）线性分组码参数的盲识别方法研究（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景 |
| 1.2 研究意义 |
| 1.3 研究现状 |
| 1.4 本论文的结构安排 |
| 第二章 线性分组码参数盲识别的理论基础 |
| 2.1 引言 |
| 2.2 信道编码概述 |
| 2.2.1 信道编码基本原理 |
| 2.2.2 信道编码盲识别 |
| 2.3 线性分组码概述 |
| 2.3.1 线性分组码的定义 |
| 2.3.2 线性分组码的相关概念 |
| 2.3.3 线性分组码的生成矩阵和校验矩阵 |
| 2.3.4 线性分组码盲识别的相关参数 |
| 2.4 本章小结 |
| 第三章 线性分组码的码长识别算法 |
| 3.1 引言 |
| 3.2 秩准则法 |
| 3.2.1 “秩亏”原理 |
| 3.2.2 算法流程 |
| 3.2.3 算法仿真与分析 |
| 3.3 码重分析法 |
| 3.3.1 相关原理与概念 |
| 3.3.2 算法流程 |
| 3.3.3 算法仿真与分析 |
| 3.4 基于归一化列重向量余弦相似度的码长识别法 |
| 3.4.1 相关原理与概念 |
| 3.4.2 数学模型 |
| 3.4.3 算法流程 |
| 3.4.4 算法仿真与分析 |
| 3.5 本章小结 |
| 第四章 线性分组码的校验矩阵重建算法 |
| 4.1 引言 |
| 4.2 高斯解方程法 |
| 4.3 Walsh Hadamard变换法 |
| 4.3.1 Walsh Hadamard变换求解含错方程组 |
| 4.3.2 Walsh Hadamard变换重建校验矩阵 |
| 4.3.3 算法仿真与分析 |
| 4.4 关联规则挖掘法 |
| 4.4.1 相关原理与概念 |
| 4.4.2 Apriori算法 |
| 4.4.3 数学模型 |
| 4.4.4 算法设计 |
| 4.4.5 算法实例 |
| 4.4.6 算法仿真与分析 |
| 4.5 本章小结 |
| 第五章 总结与展望 |
| 5.1 总结 |
| 5.2 进一步工作展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
（6）基于闪存阵列的高速大容量存储器访问和管理技术研究（论文提纲范文）
| 摘要 |
| abstract |
| 1.绪论 |
| 1.1 课题研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.2.1 航天器存储系统国内外研究现状 |
| 1.2.2 闪存阵列访问和管理技术国内外研究现状 |
| 1.3 主要研究内容及论文结构 |
| 2.星载固存需求分析及NAND Flash内部结构协议 |
| 2.1 星载固存需求分析 |
| 2.2 NAND Flash存储阵列 |
| 2.2.1 NAND Flash芯片内部结构和协议 |
| 2.2.2 芯片接口时序 |
| 2.3 本章小结 |
| 3.基于ONFI3.0协议的并行流水线访问逻辑设计 |
| 3.1 片内流水与片间流水结合的访问方案 |
| 3.2 基于ONFI3.0协议的闪存初始化 |
| 3.3 NV-DDR模式下的芯片写操作 |
| 3.3.1 NV-DDR模式写入指令分析 |
| 3.3.2 双Plan与多LUN流水线写入方案 |
| 3.3.3 多LUN流水线方案 |
| 3.4 读取Flash芯片操作 |
| 3.5 Flash擦除操作 |
| 3.6 行为级仿真验证 |
| 3.7 总结 |
| 4.基于FPGA的闪存阵列高速管理技术 |
| 4.1 引言 |
| 4.2 操作命令仲裁模块 |
| 4.3 坏块管理和文件管理介绍 |
| 4.4 坏块管理设计与实现 |
| 4.4.1 常用坏块管理方案 |
| 4.4.2 本文采用的坏块管理方法 |
| 4.5 文件管理 |
| 4.5.1 文件管理方案 |
| 4.5.2 地址预取方案 |
| 4.6 硬件实现及仿真验证 |
| 4.7 总结 |
| 5.基于FPGA的 BCH检纠错码设计与实现 |
| 5.1 BCH编码数理基础 |
| 5.1.1 群和域 |
| 5.1.2 有限域 |
| 5.1.3 线性分组码和循环码 |
| 5.1.4 二进制BCH码的参数含义 |
| 5.2 BCH编码原理及硬件设计 |
| 5.2.1 BCH编码过程 |
| 5.2.2 BCH编码电路实现 |
| 5.3 BCH译码电路实现 |
| 5.3.1 译码流程 |
| 5.3.2 译码算法中的乘法运算法则 |
| 5.3.3 伴随式计算 |
| 5.3.4 错误位置多项式计算 |
| 5.3.5 钱氏搜索 |
| 5.4 仿真验证 |
| 5.5 总结 |
| 6 实验验证与分析 |
| 6.1 验证方法 |
| 6.2 NAND Flash阵列接口验证 |
| 6.3 NAND Flash阵列吞吐率和误码率验证 |
| 7 总结及展望 |
| 参考文献 |
| 攻读硕士学位期间发表的论文及所取得的研究成果 |
| 致谢 |
（7）光通信中空间耦合码的设计与译码算法研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 研究背景 |
| 1.2 国内外研究现状 |
| 1.2.1 光通信概述 |
| 1.2.2 光通信中的编码技术 |
| 1.2.3 空间耦合码的发展 |
| 1.3 论文的研究内容及行文安排 |
| 第二章 系统模型及纠错码基本原理 |
| 2.1 光通信系统模型 |
| 2.2 无线光通信的信道模型及调制技术 |
| 2.2.1 无线光通信的信道模型 |
| 2.2.2 无线光通信的调制方式 |
| 2.3 BCH码的基本原理 |
| 2.3.1 BCH码的编码原理 |
| 2.3.2 BCH码的译码算法 |
| 2.3.3 RS码介绍 |
| 2.4 LDPC码的基本原理 |
| 2.4.1 LDPC码的基本概念 |
| 2.4.2 LDPC码的译码算法 |
| 2.5 自正交码介绍 |
| 第三章 Staircase码及其软判决译码算法 |
| 3.1 Staircase码的基本原理 |
| 3.1.1 Braided分组码简介 |
| 3.1.2 Staircase码的编码过程 |
| 3.1.3 Staircase码与乘积码的比较 |
| 3.2 Staircase码的硬判决译码算法 |
| 3.2.1 迭代硬判决译码算法 |
| 3.2.2 结合软信息的硬判决译码算法 |
| 3.2.3 复杂度比较与仿真结果分析 |
| 3.3 Staircase码的软判决译码算法 |
| 3.3.1 迭代软判决译码算法 |
| 3.3.2 复杂度比较与仿真结果分析 |
| 3.3.3 自适应软判决译码算法 |
| 3.4 乘积码在突发删除信道上的性能 |
| 3.5 本章小结 |
| 第四章 空间耦合码在无线光通信系统中的性能 |
| 4.1 基于BMST的无线光通信系统 |
| 4.1.1 BMST的编码过程 |
| 4.1.2 BMST的译码算法 |
| 4.1.3 BMST在无线光通信系统中的性能 |
| 4.2 基于braided自正交码的无线光通信系统 |
| 4.2.1 Braided自正交码的编码过程 |
| 4.2.2 Braided自正交码的迭代双滑窗译码算法 |
| 4.2.3 Braided自正交码在无线光通信系统中的性能 |
| 4.3 本章小结 |
| 第五章 总结与展望 |
| 5.1 研究总结 |
| 5.2 研究展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（8）差错控制编码在BRAM及固态存储系统中的设计与应用（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究工作的背景与意义 |
| 1.1.1 三维闪存发展趋势下的纠错需求 |
| 1.1.2 辐射环境下的FPGA |
| 1.1.3 差错控制方式的缘起与沿革 |
| 1.2 国内外研究现状 |
| 1.3 本文的研究内容与结构安排 |
| 第二章 半导体存储器的出错机制及ECC基础 |
| 2.1 NAND Flash结构及其可靠性退化机制 |
| 2.1.1 NAND Flash闪存器件的特性和结构 |
| 2.1.2 NAND Flash颗粒可靠性退化的物理机制 |
| 2.2 FGPA内嵌BRAM的结构及其辐照效应的多位翻转机理 |
| 2.2.1 SRAM的结构 |
| 2.2.2 辐照环境下的BRAM多位翻转机理 |
| 2.2.3 基于差错控制编码的系统级加固方法的优势 |
| 2.3 差错控制编码的数学基础与容错纠错理论 |
| 2.3.1 有限域基础 |
| 2.3.2 有限域上的多项式 |
| 2.3.2.1 本原元 |
| 2.3.2.2 本原多项式 |
| 2.3.2.3 生成多项式 |
| 2.3.3 线性分组码与循环码 |
| 2.4 本章小结 |
| 第三章 BRAM的检错纠错设计和抗辐照加固 |
| 3.1 适用于36KBRAM的汉明码 |
| 3.1.1 汉明码纠检错原理 |
| 3.1.2 汉明-奇偶校验提升可靠性 |
| 3.1.3 仿真结果 |
| 3.2 基于RS码的BRAM多位翻转加固设计 |
| 3.2.1 RS码算法基础 |
| 3.2.2 适用于BRAM抗多位翻转的RS码设计 |
| 3.2.2.1 RS码的经典编译码方式 |
| 3.2.2.2 基于乘法矩阵的RS码设计 |
| 3.2.3 RS码抗多位翻转仿真结果及分析 |
| 3.3 本章小结 |
| 第四章 固态存储控制系统中的纠错算法设计 |
| 4.1 固态存储主控制器的架构 |
| 4.2 LDPC码算法及本文的编解码方案 |
| 4.2.1 LDPC码的表示方式 |
| 4.2.2 LDPC编译码算法 |
| 4.3 基于NAND Flash驻留错误的LDPC算法设计与优化 |
| 4.3.1 Flash驻留错误测试与建模 |
| 4.3.2 MLC NAND Flash两次读信道最大平均互信息量化 |
| 4.3.3 仿真结果及分析 |
| 4.4 本章小结 |
| 第五章 全文总结与展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
（9）SRAM存储器抗多位翻转ECC加固设计技术研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第1章 绪论 |
| 1.1 课题背景及研究意义 |
| 1.2 SRAM存储器中单粒子翻转 |
| 1.2.1 MCU影响因素 |
| 1.2.2 MBU错误图样 |
| 1.3 SRAM存储器ECC加固技术研究现状 |
| 1.3.1 随机错误ECC加固技术研究现状 |
| 1.3.2 连续错误ECC加固技术研究现状 |
| 1.4 相关研究工作评述 |
| 1.5 论文主要研究内容 |
| 第2章 通用ECC奇偶校验矩阵搜索算法研究 |
| 2.1 引言 |
| 2.2 线性分组码原理 |
| 2.2.1 线性分组码编码原理 |
| 2.2.2 线性分组码译码原理 |
| 2.3 奇偶校验矩阵搜索算法 |
| 2.3.1 基本搜索算法 |
| 2.3.2 基本搜索算法优化 |
| 2.4 通用ECC搜索算法 |
| 2.4.1 参数通用化描述 |
| 2.4.2 校正子向量唯一性判断通用化描述 |
| 2.4.3 ECC搜索算法通用化 |
| 2.5 本章小结 |
| 第3章 低冗余突发错误修正码加固方法研究 |
| 3.1 引言 |
| 3.2 ECC冗余开销影响分析 |
| 3.3 TBEC-QAEC码构造方法 |
| 3.3.1 校正子向量需求分析 |
| 3.3.2 校正子向量唯一性分析 |
| 3.3.3 奇偶校验矩阵搜索 |
| 3.3.4 编译码过程及电路设计 |
| 3.3.5 功能验证与性能分析 |
| 3.4 低冗余QBEC码构造方法 |
| 3.4.1 校正子向量需求分析 |
| 3.4.2 校正子向量唯一性分析 |
| 3.4.3 奇偶校验矩阵搜索 |
| 3.4.4 编译码电路设计 |
| 3.4.5 功能验证与性能分析 |
| 3.5 本章小结 |
| 第4章 低延迟DAEC码和TBEC码加固方法研究 |
| 4.1 引言 |
| 4.2 ECC译码器延迟开销分析 |
| 4.3 低延迟SEC-DAEC码构造方法 |
| 4.3.1 SEC-DAEC码构造规则 |
| 4.3.2 冗余位与数据位位交织 |
| 4.3.3 校正子向量共享优化 |
| 4.3.4 奇偶校验矩阵搜索算法 |
| 4.3.5 电路实现及性能分析 |
| 4.4 低延迟TBEC码构造方法 |
| 4.4.1 系统结构TBEC码优化分析 |
| 4.4.2 位交织结构TBEC码构造 |
| 4.4.3 性能分析 |
| 4.5 本章小结 |
| 第5章 分块逻辑位交错ECC加固方法研究 |
| 5.1 引言 |
| 5.2 ECC冗余度、译码复杂度和修正能力综合分析 |
| 5.3 分块逻辑位交错技术研究 |
| 5.4 基于一致性编码的突发错误修正ECC方案 |
| 5.4.1 构造方法 |
| 5.4.2 电路实现 |
| 5.4.3 方案有效性评估 |
| 5.4.4 性能分析 |
| 5.5 基于非一致性编码的突发错误修正ECC方案 |
| 5.5.1 构造方法 |
| 5.5.2 电路实现 |
| 5.5.3 性能分析 |
| 5.6 本章小结 |
| 结论 |
| 参考文献 |
| 攻读博士学位期间发表的论文及其他成果 |
| 致谢 |
| 个人简历 |
| 附录:缩略语表 |
（10）并行BCH编解码器的设计及验证（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第1章 绪论 |
| 1.1 研究背景和意义 |
| 1.1.1 课题背景 |
| 1.1.2 BCH码研究现状 |
| 1.2 本文研究内容和结构 |
| 第2章 BCH码相关基础知识 |
| 2.1 有限域的基本知识 |
| 2.1.1 群、域的基本概念 |
| 2.1.2 有限域及其运算 |
| 2.2 BCH码基本知识 |
| 2.2.1 线性分组码和循环码 |
| 2.2.2 BCH码编码算法简介 |
| 2.2.3 BCH码解码算法简介 |
| 2.3 本章小结 |
| 第3章 BCH编译码器的算法及架构介绍 |
| 3.1 BCH编码器算法和架构 |
| 3.1.1 串行BCH编码器的电路实现 |
| 3.1.2 并行BCH编码器的电路实现 |
| 3.2 BCH解码器算法和架构 |
| 3.2.1 校正子计算 |
| 3.2.2 钱搜索 |
| 3.2.3 关键方程求解 |
| 3.3 本章小结 |
| 第4章 并行BCH编解码器的实现和优化 |
| 4.1 BCH编码器的硬件实现及结果分析 |
| 4.1.1 BCH编码器实现架构 |
| 4.1.2 BCH编码器接口说明 |
| 4.1.3 BCH编码器硬件资源 |
| 4.2 并行BCH解码器的实现和优化 |
| 4.2.1 SC模块并行实现 |
| 4.2.2 KES模块电路优化及实现 |
| 4.2.3 CS模块并行模块 |
| 4.2.4 BCH解码器接口说明 |
| 4.2.5 BCH解码器硬件资源 |
| 4.3 本章小结 |
| 第5章 UVM验证和FPGA验证 |
| 5.1 UVM验证 |
| 5.1.1 为什么要使用UVM验证方法 |
| 5.1.2 UVM平台搭建 |
| 5.1.3 建造、启动测试用例及结果分析 |
| 5.1.4 覆盖率测试 |
| 5.2 FPGA验证 |
| 5.3 本章小结 |
| 第6章 总结与展望 |
| 6.1 本文总结 |
| 6.2 未来工作 |
| 参考文献 |
| 硕士期间参与的项目和取得的成果 |
| 成果 |
| 项目 |
| 致谢 |
四、BCH分组码原理、实现及纠错性能分析（论文参考文献）
- [1]基于BCH与LDPC算法的NAND Flash纠错方法研究[D]. 刘洋. 中北大学, 2021(09)
- [2]星地高速数传LDPC码编译码算法及高效实现技术研究[D]. 康婧. 中国科学院大学(中国科学院国家空间科学中心), 2021(01)
- [3]LDPC编译码算法设计与应用研究[D]. 邓莉. 电子科技大学, 2021(01)
- [4]新型非易失性存储器检错纠错电路设计[D]. 旷嵩. 电子科技大学, 2021(01)
- [5]线性分组码参数的盲识别方法研究[D]. 戴莉. 电子科技大学, 2021(01)
- [6]基于闪存阵列的高速大容量存储器访问和管理技术研究[D]. 雷文彬. 中北大学, 2020(10)
- [7]光通信中空间耦合码的设计与译码算法研究[D]. 窦欣. 西安电子科技大学, 2020(05)
- [8]差错控制编码在BRAM及固态存储系统中的设计与应用[D]. 余艺. 电子科技大学, 2020(01)
- [9]SRAM存储器抗多位翻转ECC加固设计技术研究[D]. 李家强. 哈尔滨工业大学, 2020(01)
- [10]并行BCH编解码器的设计及验证[D]. 郑颖. 南京大学, 2020(02)