一、RTL综合中的格式判别（论文文献综述）
黄康[1]（2021）在《基于FPGA的X射线图像拼接技术》文中认为随着电子科学技术的不断发展,X射线检测与图像处理技术越来越多的被应用在军事、科研、医疗以及工农业生产等多个领域。X射线检测作为无损检测的主要手段之一,可以在不破坏材料和设备的情况下,方便的检测出设备内部的信息,可以准确得知设备内部缺陷的位置和大小等信息。受到X射线检测技术本身特点,材料的拍摄长度受到限制,以及材料体积大小等因素的影响,为了显示完整的材料信息,往往需要对同一个材料的检测信息的多张图像相互搭接才能完整地显示,这样不仅降低了检测结果的直观性,还可能存在被伪造和调换等风险,达到以次充好目的。目前对射线图像的伪造防伪鉴别主要采用的是人工的方式,但由于射线图像数量过多以及其他不稳定因素等影响,很可能会造成人工识别效率和准确率降低等情况出现。针对以上问题,本文采用使用的是Xilinx公司推出的Zynq-7000系列全面可编程片上系统,内部集成Xilinx 7系列的FPGA和双核ARM Cortex-A9处理器,内有高速互联通信结构,保证ARM与FPGA的数据交换,本文采用软硬件协同处理的方法,将图像特征点检测在FPGA中实现,并将特征点检测结果在Linux中实现后续的图像配准与融合算法。这样充分利用FPGA的强大并行处理能力和丰富的逻辑资源,使得设计灵活,降低功耗并且提高了系统的整体运行速度。本文详细分析了常用的图像配准方法,并对其进行了比较,将FAST算法和SURF算法移植到FPGA上进行硬件加速。本文使用高层次综合工具将图像配准算法移植到硬件上,通过代码编写,仿真测试,封装输出RTL级打包IP核,实现特征点检测算法的硬件化,在设计中通过对数据类型,吞吐量等优化方法优化代码编写。在Linux部分主要实现硬件处理后的图像进行配准拼接融合。经实验验证,本系统能实现对射线图像的拼接,结果显示拼接效果良好,硬件资源消耗少。
郑欣[2]（2021）在《基于图卷积网络的片上系统软硬件协同设计研究》文中研究指明随着嵌入式系统的规模越来越大,片上系统（SoC）的设计复杂度也越来越高。自20世纪80年代以来,软硬件协同设计已经发展成为一种新的SoC设计方法学,经过几代的发展,SoC设计逐步向全自动化流程方向发展。软硬件划分是软硬件协同设计中的关键步骤,它可以显着缩短SoC设计的时间,提高嵌入式系统的性能。但对于大规模系统来说,大多数相关研究提出的软硬件划分方案具有搜索时间长、划分结果质量不高等问题。在信息安全领域,数字签名SoC系统在保障用户数据安全方面起着重要的作用,数字签名系统软硬件划分的实现仍依赖于工程师的经验,且硬件设计完成后才开始软件设计,这将使得系统开发周期变长,设计效率低。现有的SoC软硬件协同设计没有形成完备统一的验证流程,使得验证过程繁琐,验证效率低。针对以上问题,本文首先研究了基于迁移学习和字典学习的任务分类问题,从图分类的角度作为切入点,再扩展到结点分类,最后到软硬件划分问题的研究,设计了两种不同的分类模型。其次,根据设计需求搭建SoC系统架构,并提出了一种基于图卷积网络的高效软硬件划分和调度方法—GCPS,在满足系统硬件约束的前提下,最大化资源利用率,寻找最优的软硬件划分方案,并进行系统的快速软硬件划分。在此基础上,基于任务静态优先级设计任务调度算法完成系统的调度并回馈给划分模型,进一步提高系统的效率和并行性。最终将GCPS模型应用于数字签名系统中,实现数字签名系统的SoC软硬件协同设计和验证。本文的创新点和主要研究工作包括以下几个方面:（1）针对传统机器学习方法在大规模系统中分类效率低的问题,本文首先研究了基于迁移学习的任务分类问题,并设计基于迁移学习和字典学习的DMTTL模型,通过迁移学习和并行执行的特性,提升了系统的分类性能和运行效率。另一方面,进一步对具有图结构数据的任务进行分类,设计了一种基于多视角字典学习的图模型,其分类效果优于大部分最新的图分类模型。通过引入多视角,GMADL模型扩展性强,可以将GMADL模型应用于结点分类问题,故本文对GMADL模型进行了改进,提出了 NMADL结点分类模型,并进行了验证与分析,研究该模型在软硬件划分问题上的可行性,同时为后续工作提供了必要的理论和实验支撑。（2）针对大规模系统设计复杂度高,软硬件划分速度慢等问题,本文基于图卷积网络（GCN）,设计了一种适用于大规模系统的快速软硬件划分方法——GCPS。GCN可以有效地处理图结构数据,并聚合邻居结点的特征来生成新的结点表示。该算法能够快速收敛,有效地实现结点分类。本文研究的划分问题可以描述为在硬件面积约束下最小化所有任务的执行时间的优化问题。可以利用GCN和梯度下降的方法来求解该优化问题,实现高效的系统软硬件划分,尤其针对于大规模系统而言,该方法与传统启发式算法相比效率更高。（3）为了进一步提高软硬件划分的性能和通过并行化减少系统的执行时间,在实现软硬件划分后对系统进行任务调度,设计任务调度算法。通过计算每个结点的静态优先级,设计基于静态优先级的表调度算法实现任务调度和量化软硬件划分的质量,进一步缩短执行时间。从而在满足系统约束条件下最小化任务调度时间和最大化硬件资源利用率,对系统任务图实现最优的调度。（4）为了进一步增强数字签名系统的安全性,本文针对ECDSA算法进行改进,在明文的预处理阶段设计防护手段,实现了高安全的数字签名片上系统的软硬件协同设计。在完成系统任务图的构建、系统软硬件划分和调度后,针对数字签名系统应用,本文采用了 SoC软硬件协同设计技术。首先,将GCPS模型应用于数字签名系统的软硬件划分过程。其次,实现系统的软件设计、硬件设计和接口设计,并通过软硬件协同设计方法进行软硬件综合,采用C/C++和Verilog编程语言实现ECDSA数字签名验签。（5）针对SoC软硬件协同验证效率低、流程不统一等问题,构建协同仿真验证平台,通过设计PLI/VPI共享接口实现测试向量和输入数据的共享,并且由高级语言模型随机产生测试向量,提高系统验证效率。研究完备统一的SoC软硬件协同验证流程,对系统设计的验证可以达到实时比特级验证,并实时反馈软硬件协同设计过程中存在的问题,一体化的验证平台提高了系统的验证效率。
王雯涛[3]（2021）在《ORB图像特征提取算法的FPGA设计与实现》文中进行了进一步梳理随着计算机技术的不断发展、图像处理理论的不断丰富,实现视觉目标的特征点实时检测愈发成为计算机视觉领域的研究热点。图像特征点算法较常用于测绘地理信息领域遥感影像的配准与融合,实现特征点的实时提取有着现实意义。国内外图像处理领域的学者针对实际中所遇到的常见问题,提出了许多相应的解决办法,重点集中在如何提高算法的鲁棒性和实时性。近年来,随着许多处理器平台的出现和快速发展,尤其是以可重复配置性、高频率、并行化处理为特点的FPGA（Field Programmable Gate Array）现场可编程门阵列技术的出现,对图像处理系统的数据吞吐和处理能力有着显着地增益。因此,越来越多的研究项目选择把图像算法系统放在FPGA平台上进行硬件加速实现。本文以ORB（Oriented FAST and Rotated BRIEF）图像特征提取算法为研究对象,以软硬件协同技术为手段,利用Xilinx提供的高层次综合工具Vivado HLS完成了ORB图像特征提取算法的RTL（Register Transfer Leve）级IP（Intellectual Property）核封装设计。在不损失特征点定位精度的情况下,提高了图像处理的实时性,基于ZYNQ架构的处理平台,实现了ORB图像特征提取系统的硬件加速。研究的主要内容如下:（1）系统地介绍目前比较重要的图像特征检测关键技术和相关理论,并且对这些算法进行复现,给出相应的图像处理结果,以对相关的理论有直观地认知。（2）对ORB图像特征点提取算法的原理进行剖析,然后对比特征点提取的其他经典算法,并对这些算法进行软件实现,给出它们在处理相同场景下的检测结果,然后并对它们的算法性能进行评估。（3）系统介绍Xilinx HLS开发平台,借助高层次综合HLS（High Level Synthesis）中开发环境中特有的流数据格式和优化指令,编写符合HLS并行加速、流水线化规范的ORB算法实现代码,并进行符合AXI4（Advanced e Xtensible Interface 4）传输规范的IP核封装打包,以供Vivado平台添加使用。（4）在Vivado电子设计自动化环境中,对CMOS（Complementary Metal-Oxide Semiconductor）图像采集模块、VDMA（AXI Video Direct Memory Access）存储访问模块、时序配置模块和HDMI（High Definition Multimedia Interface）格式视频输出显示模块进行相应的配置,并加入ORB图像处理IP核,完成硬件平台的搭建。最后在SDK中完成整个ORB特征实时提取系统的设计,并烧录到ZYNQ 7020开发板进行功能验证。
杨思远[4]（2021）在《基于FPGA的毫米波雷达信号处理算法研究》文中研究说明当前,线性调频连续波（Frequency Modulated Continuous Wave,FMCW）毫米波雷达正被越来越多的应用于自动驾驶领域。一方面,由于自动驾驶对目标检测有很高要求,恒虚警（Constant False Alarm Rate,CFAR）检测成为重要研究内容。另一方面,随着配备有毫米波雷达的汽车越来越多,毫米波雷达之间的干扰问题越来越严重,干扰检测也成为重要的研究内容。综上,毫米波雷达中CFAR和干扰检测信号处理算法的研究成为重点。对于目标检测,CFAR检测算法可以获得优异检测结果,但单一的CFAR检测器在复杂毫米波雷达检测环境中检测效果不佳。对于干扰检测,变点检测算法可以获得良好的检测性能,但由于变点检测在系统中串行运行产生的大量延迟,使其难以在毫米波雷达上进行实时性检测,无法满足毫米波雷达高性能实时处理要求。现场可编程门阵列（FPGA）具有可重新配置、设计灵活以及并行加速信号处理算法的优势。因此,基于FPGA的可重构特性和并行特性可以解决上述CFAR检测问题和变点检测问题。本文的工作主要如下:（1）研究了CFAR检测和变点检测算法。对于CFAR检测算法,研究了CA-CFAR、OS-CFAR算法原理,对CA-CFAR、OS-CFAR算法优缺点进行分析。对两种CFAR算法进行单目标、多目标检测仿真,研究了CA-CFAR产生的目标“遮蔽效应”问题。对于变点检测问题,研究了变点检测算法基本原理,其中包括变点检测中滑动窗口（Win）、二值分割（Bin Seg）和自下而上分割（BOTUP）三种变点检测算法的原理,对变点检测算法进行仿真实验并研究了变点检测存在的实时性不足的问题。（2）设计了一种可重构的CFAR检测结构。基于FPGA设计一种可重构的CFAR结构（CAOS-CFAR）,根据车载毫米波雷达检测杂波环境的不同选择不同CFAR检测器,在均匀杂波环境下选择CA-CFAR检测器,在非均匀环境下选择OS-CFAR检测器。基于FPGA的可重构CFAR检测器一方面可以解决单一的CFAR检测器无法应对复杂毫米波雷达检测环境的问题,有效保持毫米波雷达目标检测性能;另一方面可以减少资源消耗,使系统在性能和资源消耗上取得良好平衡。（3）设计一种变点检测加速结构（ACC-BOTUP）。由于BOTUP内部具有多个相似结构的损失子函数,因此可以并行的运行这几个子函数,基于此条件下,提出了一种并行的加速结构,使系统延迟（Latency）大大减少。另外,提出了流水线结构以进一步减少延迟时间。与BOTUP的原始体系结构相比,ACC-BOTUP将系统延迟时间减少了82%,系统实时检测能力获得巨大提升。
蔡韫奇[5]（2018）在《基于FPGA的G.729语音编码算法的实现与验证》文中研究说明随着多媒体技术的发展,人们对语音编码提出了更高的性能要求。G.729语音编码算法能够在保证很高的语音质量的同时,以低延时,低码率进行语音压缩。但是目前DSP硬件实现G.729存在一定的性能极限,已经不能满足最新工程的需求。基于FPGA/ASIC实现G.729编码算法显得尤为迫切。论文首先详细分析了 G.729语音编码算法的基本原理。然后,用软件仿真了 G.729算法的实际性能,验证了编码算法。为后续硬件的实现以及验证,提供了理论基础和数据参考。论文基于Vivado HLS高层次综合工具设计了 G.729编码器IP核。调整C代码后移植到HLS平台,经过综合、联合仿真、IP核封装等步骤,最终生成了 G.729编码算法IP核,可在Vivado平台下后续硬件开发中使用。为了驱动IP核工作,利用Verilog语言设计了 IP核外围电路,并与IP核构成G.729编码验证系统。为了进一步缩短算法延时,降低硬件资源占用,利用Verilog语言设计了 G.729编码算法中线性预测部分。采用自顶向下的设计方法,对线性预测系统按功能划分模块,设计完成了预处理滤波器模块、加窗模块、自相关模块、林文孙—杜宾算法模块。在Vivado平台下完成了各模块以及系统的仿真,并给出相应的仿真结果。论文对上述两个系统分别进行了设计综合、布局布线,给出了综合报告,在Xilinx公司的KC705开发板上进行了硬件验证,使用在线逻辑分析仪抓取信号,硬件结果与软件仿真结果一致,表明硬件功能设计正确。最后,论文指出了设计中的不足之处以及今后进一步研究的方向。
王旭涛[6]（2014）在《基于TMS320C6000的GCC编译器指令调度算法的设计与实现》文中认为TI公司研发的TMS320C6000系列DSP是一款针对实时数字信号处理的DSP。此类DSP采用VLIW体系结构,每个时钟周期可以发射八条指令,对于指令级别并行处理有着很好的支持,并广泛的应用于军用和民用方面。但VLIW体系结构的DSP在指令并行的发挥方面严重依赖于编译器对于机器指令的静态调度。现有的GCC编译器是一款面向多种体系结构的通用型编译器。针对特定的C6000体系架构,GCC编译器在后端体系架构相关的优化方面存在着许多的不足之处。直接采用GCC编译器来编译生成对应的C6000可执行程序,不仅会造成C6000硬件资源的浪费,还将影响到C6000的实时响应能力。如果采用GCC编译器就需要在编译器前端的基础上,紧密结合相关C6000体系架构的特点使编译器后端针对具体的架构进行指令的调度。这样才能编译出针对于C6000VLIW体系架构的程序,保证硬件资源的利用率以及C6000的实时响应能力。论文通过深入研究GCC编译器在体系结构相关优化的技术应用,在分析GCC前端和后端现有的优化基础上,紧密结合C6000体系结构的特点,改进了 GCC编译器后端优化的指令调度技术。在原有指令调度优化算法基础之上,通过引入关键字,让编程人员标识出源程序分支结构的关键路径,并以此为依据,划分出新的调度区域。针对新的调度区域进行踪迹的划分和调度。对于分支中执行频率高的踪迹,首先忽略分支处判断的结果,优先执行此条频率高的踪迹,将执行频率高的基本块与分支前的基本块归并在一块调度。当分支判断判断执行完毕,并且结果为其它路径时,再对相应的踪迹进行相关的补偿,然后再进行相关的调度工作。论文采用这样的算法不仅扩大了调度区域,使得可并行指令发掘的范围和可能性都增大,而且超前调度了分支后最可能执行的代码。论文中针对C6000在指令调度优化过程中采用了新的区域划分和踪迹调度方法。在GCC编译器前端分析的基础上,针对GCC后端的中间语言对后端的指令调度方法进行改进。在新的调度区域内对指令进行了进一步的并行性发掘,增加了指令在VLIW体系结构上每周期的执行的数目。采用针对于划分出的区域进行踪迹调度不仅避免了由于全局性的踪迹调度引起的代码量过大在具体的嵌入式设备中难以容纳的问题,而且扩大了指令并行性发掘的区域,减少了指令分支处的延迟间隙,提高了程序中每周期指令的并行数目以及C6000的资源利用率和实时能力。
凌波[7]（2012）在《数字IP软核RTL级设计方法研究》文中指出摘要：随着集成电路制造工艺的不断进步,芯片设计进入了一个全新的阶段——SoC （System on Chip）阶段。SoC将整个系统集成在一个芯片上,导致芯片设计变得越来越复杂,同时,新的设计方法也由此产生。SoC设计所覆盖的领域非常广,包括各种嵌入式软件、计算机的体系结构以及IP （Intellectual Property）核的设计和复用等。SoC设计中一项关键的技术是IP核的复用,因此,IP核的设计方法以及IP核复用的方法变得尤为重要；IP软核不依赖工艺,其设计的灵活性受到越来越多的关注。因此,如何设计具有可移植性的数字电路IP软核成为了数字集成电路设计的焦点。8位单片机的优势是简单、可靠、高效,因此,被广泛应用于通信、工业控制等领域。近年来,单片机不管是结构还是功耗和速度都有了极大的改善,指令集方面也开始采用精简指令集,减少了单片机内部硬件指令的译码。8bit CPU IP核是以8位单片机作为原型设计的,在不需要复杂计算和控制的SoC中,可以用作主要的的控制和运算单元；即使在比较复杂的SoC中,8bit CPU仍然可以用于模块间通信控制和数据传输。本文重点研究了数字IP软核RTL （Register Transfer Level）级设计方法,选择以8bit CPU IP软核的设计和应用为研究对象,验证并完善了IP软核RTL级设计方法和理论。本文的研究是基于片上心电信号检测系统,对CPU IP软核的功能进行了改进和验证。此系统的开发不但包括了硬件的设计和验证,也包括了软件的开发设计,完全符合SoC的开发特点。片上心电信号检测系统已经在FPGA（Field Programm-able Gata Array）开发板上成功完成测试,采用CSMC0.5um CMOS丁艺流片,版图面积为5.5mm2,时钟频率为48MHz,功耗为67.217mW。本文研究的数字IP软核RTL级设计方法和分析思路,可以应用于混合SoC设计中；而且,所设计的8051IP软核具有很好的可移植性,可以快速移植到不同的SoC芯片中。
马进[8]（2011）在《基于FPGA的TCAS与S模式应答机综合化数字中频接收系统的设计与仿真》文中进行了进一步梳理随着客户对于飞机经济性、维修性以及对系统功能不断增长的需求的提高,大型民用客机的航空电子系统势必朝着综合化方向进一步发展。本文从研究飞机环境监视系统的综合化出发,对空中交通警戒与防撞系统（TCAS）和S模式应答机进行了综合化的设计,并实现了综合化接收机的中频数字处理和基带预处理。论文的主要工作如下:1)结合综合化航空电子系统的设计思想以及软件无线电技术,给出了综合化接收机的总体设计方案,并结合数字下变频技术给出了模块划分的结果,并根据系统功能及性能需求选择了FPGA作为硬件实现平台。2)通过将Matlab建模与仿真、ModelSim仿真、QuartusII功能仿真与时序仿真等多种方法相结合,共同完成了数字下变频模块、TCAS基带预处理模块以及S模式应答机基带预处理模块的实现。3)针对各个模块以及整机系统分别提出了测试验证方案,并做了较为详尽的测试验证工作。验证结果表明,整机系统的功能基本完成,综合化接收系统能够准确识别A/C/S模式询问及应答信号,并达到80MHz以上的系统处理速度。本文的创新点在于综合化的设计思想,以及将软件无线电技术引入到综合化设计中,利用中频数字化处理,从而为全机系统的高速、灵活、易维护、易扩展等带来了很多好处。这些都对进一步研究实现TCAS与S模式应答机的综合化具有一定的参考与借鉴意义,也为航空电子系统的综合化设计与实现提供了一种解决思路。
Piyush Sancheti,Sanjay Churiwala,Rob Knoth[9]（2010）在《设计质量及其对设计收敛的影响》文中指出在设计早期采取步骤保证质量,可以加快收敛,避免做出失败的硅片。SoC（系统单芯片）设计的成本持续飞涨,市场窗口不断缩减,而设计的复杂性却一直以指数级增长。这些挑战只是SoC设计者要面对的问题之一。为防止出现大的麻烦,设计者必须确保SoC实现设计收敛,包括满足某些重要目标,如性能、功耗与面积。然而,设计收敛的目标通常会互相冲突。设计者必须不断在各个因素之间作出折中,确保设计处于最终用户应用的需求范围内。
翁延玲[10]（2008）在《RTL到门级设计的等价性验证的研究》文中研究说明超大规模集成电路的验证工作在产品设计周期中所占的比例已达到三分之二。等价性验证作为现代SoC设计流程的一个重要步骤,用于验证不同抽象层设计之间的功能等效性。包含算术电路的设计的验证工作则是等价性验证的热点和难点之一。为了解决这个问题,本文作者结合自主研发等价性验证系统（ZDFV）的工作,在高效综合引擎的研究与实现、单个模块的相似性研究、数据通路的验证方法、结合半加图的算术单元验证以及基于混合SAT引擎的RTL验证流程等五个方面开展了研究:1.高效综合引擎的研究与实现:等价性验证的效率取决于两个设计的相似性,综合引擎的好坏决定了相似性。本文在充分研究Icarus Verilog可综合子集及相关综合算法的基础上,以ZDFV的综合引擎为代表,分析了高级程序语句的综合方法,提出了一种高效的综合流程,实现了模块的重用,并支持多种宏定义和编译向导。通过对Icarus Verilog和ZDFV的综合引擎的对比分析,并以IWLS2005bechmarksV1.0为测试基础,实验结果显示:在相同的测试平台下,ZDFV的综合引擎在处理多文件描述的Verilog设计时具有更好的兼容性,而对于不带层次结构描述的Verilog设计时间上的改善度可高达98%。2.单个模块的相似性研究:模块相似性在等价性验证中具有重要的指引作用,对验证引擎的性能有着关键性的影响。本文提出了一种新的从RTL到门级网表的等价性验证流程:提取电路信息、综合待验证的设计、匹配待验证设计的等价点、比较待验证设计的等价点。不同于传统验证流程,为获得最好的电路相似性,此流程深入研究了综合优化等因素在不同层次上对电路相似性的破坏,提出了在综合阶段对比IP的不同实现方案,并进行启发式决策。以验证不同实现方案的乘法电路为例,本算法的验证准确性更高,而验证时间可减少3%～28%。3.数据通路的验证:数据通路由一系列的算术表达式在行为域里表示,可按具体的变换规则进行优化组合。依照不同描述级,本文讨论了验证不同数据通路表示的各种算法,通过在寄存器传输级上比较重写数据通路以证明其等价性,提出了在数据通路级指导综合过程,有效简化了网表级等价性验证的复杂度。比如针对加法和乘法连续运算的表达式,算法从实现电路中提取变量顺序和结合顺序并加以利用,实验表明,在验证乘法连续运算的表达式时减少了83%～99%的时间,加法连续运算表达式的验证时间也可减少40%～89%。4.结合半加图的算术单元验证:论文研究了基于BMD验证乘法电路的方法,该方法使用矩分解（moment decomposition）方式,在BMD的边和节点上赋予权重信息,减少了图的节点数。讨论了一种新的电路表示方法——半加图（Half Adder Graph）,提出在综合阶段使用半加图表示算术电路,从中得到算术电路的实现方案,进一步指导算术电路的综合。统计提取电路实现和验证的时间花销,以乘法电路为例,本算法能明显提高验证引擎的性能（4%～63%）。5.基于混合SAT引擎的RTL验证流程:传统验证流程需要将电路综合为门级网表,但门级验证引擎不能有效利用一些原始的电路的信息。本文提出了一种新的基于混合SAT引擎的验证流程,讨论了混合SAT引擎的约束传递过程。以不同规模的加法单个运算和连续运算表达式为例,比较传统验证流程验证时间最多可减少99%。实验结果表明基于混合SAT引擎的RTL验证流程比传统的验证流程有明显的优势。
二、RTL综合中的格式判别（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、RTL综合中的格式判别（论文提纲范文）
（1）基于FPGA的X射线图像拼接技术（论文提纲范文）
| 摘要 |
| abstract |
| 1 绪论 |
| 1.1 课题的研究背景及意义 |
| 1.2 X射线无损检测 |
| 1.3 图像拼接现状 |
| 1.4 图像拼接硬件加速现状 |
| 1.5 主要研究内容及文章结构安排 |
| 1.5.1 主要研究内容 |
| 1.5.2 论文章节安排 |
| 2 图像拼接算法研究 |
| 2.1 图像拼接流程概述 |
| 2.2 相位相关配准算法 |
| 2.2.1 相位相关算法流程 |
| 2.2.2 相位相关算法原理 |
| 2.3 基于特征点的图像配准 |
| 2.3.1 SIFT算法 |
| 2.3.2 SURF算法 |
| 2.3.3 FAST算法 |
| 2.4 图像融合拼接 |
| 2.5 本章小结 |
| 3 基于HLS的图像特征点检测硬件设计 |
| 3.1 Vivado HLS高层次综合简介 |
| 3.1.1 高程次综合概述 |
| 3.1.2 高层次综合工具的调度和绑定 |
| 3.2 Vivado HLS设计流程 |
| 3.3 Vivado HLS设计优化 |
| 3.3.1 数据类型优化 |
| 3.3.2 数据吞吐量的优化 |
| 3.3.3 硬件优化的C语言库 |
| 3.4 自定义IP核设计 |
| 3.4.1 快速角点检测 |
| 3.4.2 SURF算法 |
| 3.5 本章小结 |
| 4 基于Zynq的射线图像拼接系统的软硬协同设计 |
| 4.1 软硬件协同介绍 |
| 4.1.1 Zynq平台简介 |
| 4.1.2 软硬件协同优点 |
| 4.1.3 软硬件协同基本流程介绍 |
| 4.2 软件和硬件之间的通信方式 |
| 4.2.1 AXI总线技术 |
| 4.2.2 PS与PL控制与数据交互 |
| 4.3 硬件设计流程 |
| 4.3.1 硬件工程 |
| 4.3.2 VDMA配置 |
| 4.3.3 硬件加速模块IP核设计 |
| 4.4 软件设计 |
| 4.4.1 嵌入式Linux系统搭建 |
| 4.4.2 Open CV库的移植 |
| 4.4.3 IP核驱动设计 |
| 4.4.4 软件工程移植与创建 |
| 4.5 本章小结 |
| 5 结果调试与仿真结果 |
| 5.1 搭建平台与资源功耗 |
| 5.2 拼接效果 |
| 5.2.1 含缺陷射线图像拼接 |
| 5.2.2 铁轨射线图像拼接 |
| 5.3 本章小结 |
| 6 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 硕士期间发表的论文 |
| 致谢 |
（2）基于图卷积网络的片上系统软硬件协同设计研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外相关研究现状 |
| 1.2.1 SoC软硬件协同设计 |
| 1.2.2 图卷积网络 |
| 1.2.3 数字签名密码算法 |
| 1.3 研究内容与技术路线 |
| 1.3.1 研究内容 |
| 1.3.2 技术路线 |
| 1.4 章节安排 |
| 1.5 研究创新点 |
| 第二章 SoC软硬件协同设计和图神经网络 |
| 2.1 片上系统的组成与设计方法学 |
| 2.1.1 SoC集成模型 |
| 2.1.2 SoC设计方法学 |
| 2.2 软硬件协同设计流程 |
| 2.3 软硬件划分技术研究 |
| 2.3.1 问题描述及优化目标 |
| 2.3.2 基于精确算法的软硬件划分技术 |
| 2.3.3 基于启发式算法的软硬件划分技术 |
| 2.4 图神经网络架构研究 |
| 2.4.1 图卷积网络模型 |
| 2.4.2 GraphSage网络模型 |
| 2.4.3 图注意力网络模型 |
| 2.4.4 图神经网络模型对比及分析 |
| 2.5 本章小结 |
| 第三章 基于迁移学习和字典学习的任务分类研究 |
| 3.1 迁移学习与字典学习 |
| 3.1.1 迁移学习 |
| 3.1.2 字典学习 |
| 3.2 基于多任务迁移学习的字典学习模型 |
| 3.2.1 DMTTL模型描述与设计 |
| 3.2.2 DMTTL模型优化 |
| 3.2.3 多线程并行优化学习低维表示 |
| 3.3 实验结果及分析 |
| 3.3.1 数据集与对比方法 |
| 3.3.2 评估指标与参数设定 |
| 3.3.3 实验结果分析 |
| 3.4 特征提取与分析字典 |
| 3.4.1 子图特征提取 |
| 3.4.2 多视角分析字典 |
| 3.5 多视角字典学习的分类模型 |
| 3.5.1 基于PCA和LDA的图数据预处理 |
| 3.5.2 基于分析字典的特征提取 |
| 3.5.3 多视角SVM图分类模型构建与优化 |
| 3.5.4 软硬件划分结点分类模型构建 |
| 3.6 实验结果及分析 |
| 3.6.1 数据集与对比方法 |
| 3.6.2 评估指标与参数设定 |
| 3.6.3 实验结果与分析 |
| 3.7 本章小结 |
| 第四章 基于图卷积网络的软硬件划分模型研究 |
| 4.1 基于TGFF构建系统任务图 |
| 4.1.1 系统任务图的存储与表示 |
| 4.1.2 具有物理意义的任务图属性设定 |
| 4.1.3 基于TGFF的系统任务图生成 |
| 4.2 GCN软硬件划分模型设计 |
| 4.2.1 数据预处理与输入层设计 |
| 4.2.2 图卷积层设计 |
| 4.2.3 输出层设计 |
| 4.3 LSSP任务调度算法设计 |
| 4.3.1 静态优先级计算 |
| 4.3.2 任务分配规则设计 |
| 4.4 GCPS软硬件划分、调度模型设计与优化 |
| 4.4.1 GCPS模型优化与改进策略 |
| 4.4.2 预训练及GCPS算法实现 |
| 4.4.3 GCPS算法应用 |
| 4.5 实验结果及分析 |
| 4.5.1 实验平台及设定 |
| 4.5.2 实验评估指标 |
| 4.5.3 实验结果与分析 |
| 4.6 本章小结 |
| 第五章 数字签名系统的软硬件协同设计研究 |
| 5.1 基于椭圆曲线的数字签名算法 |
| 5.1.1 ECC密码算法 |
| 5.1.2 ECDSA数字签名算法 |
| 5.2 ECDSA任务模型与系统框架构建分析 |
| 5.2.1 软硬件划分粒度选择 |
| 5.2.2 目标体系架构与任务模型设定 |
| 5.2.3 确定SoC系统架构 |
| 5.3 数字签名系统的软硬件划分 |
| 5.3.1 数字签名系统的任务图构建 |
| 5.3.2 ECDSA软硬件划分与调度 |
| 5.4 ECDSA SoC软硬件协同设计 |
| 5.4.1 ECDSA软件设计与优化 |
| 5.4.2 ECDSA核心硬件设计与优化 |
| 5.4.3 AHB-Lite总线接口设计 |
| 5.5 数字签名系统的软硬件协同验证 |
| 5.5.1 协同仿真验证流程设计 |
| 5.5.2 仿真工具与数字签名系统协同验证 |
| 5.6 实验结果及分析 |
| 5.6.1 实验平台及设定 |
| 5.6.2 实验评估指标 |
| 5.6.3 实验结果与分析 |
| 5.7 本章小结 |
| 结论与展望 |
| 参考文献 |
| 攻读学位期间取得与学位论文相关的成果 |
| 致谢 |
（3）ORB图像特征提取算法的FPGA设计与实现（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 课题研究的背景与意义 |
| 1.2 课题的国内外研究和应用现状 |
| 1.3 课题研究的难点 |
| 1.4 论文的主要研究内容与章节安排 |
| 1.4.1 主要研究内容 |
| 1.4.2 章节安排 |
| 第二章 图像特征检测中的关键理论基础 |
| 2.0 引言 |
| 2.1 彩色模型理论 |
| 2.2 图像尺度空间理论 |
| 2.2.1 尺度空间 |
| 2.2.2 图像分辨率 |
| 2.2.3 图像金字塔 |
| 2.2.4 高斯金字塔 |
| 2.2.5 高斯差分金字塔 |
| 2.3 边缘检测理论 |
| 2.3.1 一阶微分边缘算子 |
| 2.3.2 二阶微分边缘算子 |
| 2.4 本章小结 |
| 第三章 ORB特征提取算法的理论分析及性能评估 |
| 3.1 引言 |
| 3.2 SIFT与 SURF算法简述 |
| 3.3 ORB图像特征提取算法 |
| 3.3.1 ORB算法的特征点检测 |
| 3.3.2 ORB算法的特征点描述 |
| 3.4 经典特征点算法的性能比较 |
| 3.5 本章小结 |
| 第四章 基于Vivado HLS的 ORB算法设计 |
| 4.1 Vivado HLS的介绍 |
| 4.2 HLS的重要数据格式和优化指令 |
| 4.2.2 Line Buffer和 Windows Buffer |
| 4.2.3 HLS针对循环的硬件优化 |
| 4.2.4 HLS针对数组的硬件优化 |
| 4.2.5 HLS对增大运算量和吞吐量的硬件优化 |
| 4.3 ORB算法的高层次综合优化 |
| 4.3.1 基于HLS的高斯滤波模块IP核设计 |
| 4.3.2 基于HLS的 o FAST特征提取模块IP核设计 |
| 4.3.3 基于HLS的描述符计算模块IP核设计 |
| 4.4 本章小结 |
| 第五章 ORB算法的系统实现以及验证 |
| 5.1 实验环境与资源利用率 |
| 5.2 系统功能验证 |
| 第六章 全文总结与展望 |
| 6.1 全文总结 |
| 6.2 后续工作展望 |
| 致谢 |
| 参考文献 |
| 附录 |
（4）基于FPGA的毫米波雷达信号处理算法研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 本课题研究背景及研究意义 |
| 1.2 国内外研究现状 |
| 1.2.1 毫米波雷达CFAR检测算法研究现状 |
| 1.2.2 毫米波雷达抗干扰研究研究现状 |
| 1.2.3 毫米波雷达信号处理算法硬件加速 |
| 1.3 论文内容和组织结构 |
| 1.3.1 课题研究内容 |
| 1.3.2 论文组织结构 |
| 1.4 课题来源 |
| 第二章 毫米波雷达信号处理算法及硬件加速 |
| 2.1 毫米波雷达信号处理算法 |
| 2.1.1 毫米波雷达概述 |
| 2.1.2 FMCW雷达工作原理 |
| 2.1.3 FMCW信号处理算法 |
| 2.2 硬件平台与HLS相关技术 |
| 2.2.1 ARTIX7 系列 |
| 2.2.2 HLS工作原理 |
| 2.2.3 HLS设计流程 |
| 2.2.4 HLS优化策略 |
| 2.3 本章小结 |
| 第三章 毫米波雷达信号处理算法研究及分析 |
| 3.1 CFAR算法研究及分析 |
| 3.1.1 CFAR算法原理及种类 |
| 3.1.2 CFAR算法问题分析 |
| 3.1.3 CFAR算法仿真实验 |
| 3.2 FMCW抗干扰研究及分析 |
| 3.2.1 FMCW干扰模型 |
| 3.2.2 变点检测干扰检测方法 |
| 3.2.3 变点检测算法研究及实时性分析 |
| 3.3 本章小结 |
| 第四章 可重构CFAR结构设计 |
| 4.1 可重构CFAR检测结构设计 |
| 4.2 可重构CFAR结构仿真与实现 |
| 4.2.1 Matlab平台算法实现 |
| 4.2.2 C平台算法实现 |
| 4.2.3 Vivado HLS平台算法实现 |
| 4.3 可重构CFAR结构测试结果与分析 |
| 4.3.1 系统延迟分析 |
| 4.3.2 资源消耗分析 |
| 4.3.3 功耗分析 |
| 4.3.4 时序分析 |
| 4.3.5 硬件资源布线 |
| 4.4 本章小结 |
| 第五章 BOTUP加速结构的设计与实现 |
| 5.1 BOTUP加速结构设计 |
| 5.1.1 加速总体结构设计 |
| 5.1.2 并行结构设计 |
| 5.1.3 流水线结构设计 |
| 5.2 ACC-BOTUP加速结构实现 |
| 5.2.1 Matlab平台算法验证 |
| 5.2.2 C平台算法实现 |
| 5.2.3 Vivado HLS平台算法实现 |
| 5.3 ACC-BOTUP加速结构测试结果与分析 |
| 5.3.1 延迟性分析 |
| 5.3.2 资源消耗分析 |
| 5.3.3 能耗能量分析 |
| 5.3.4 变点检测算法验证 |
| 5.4 本章小结 |
| 结论与展望 |
| 参考文献 |
| 攻读学位期间取得与学位论文相关的成果 |
| 致谢 |
（5）基于FPGA的G.729语音编码算法的实现与验证（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.1.1 语音压缩的依据 |
| 1.1.2 语音压缩编码技术概述 |
| 1.1.3 语音压缩编码算法选择 |
| 1.1.4 选题意义 |
| 1.2 国内外研究现状 |
| 1.3 论文主要内容和结构安排 |
| 第二章 G.729编码算法 |
| 2.1 G.729概述 |
| 2.1.1 编码器原理框图 |
| 2.2 G.729编码算法分析 |
| 2.2.1 预处理 |
| 2.2.2 线性预测分析和量化 |
| 2.2.3 感知加权 |
| 2.2.4 开环基音分析 |
| 2.2.5 脉冲响应的计算 |
| 2.2.6 目标信号的计算 |
| 2.2.7 自适应码本搜索 |
| 2.2.8 固定码本的结构和搜索 |
| 2.2.9 量化增益 |
| 2.2.10 存储器的更新 |
| 2.3 G.729的C语言程序 |
| 2.4 本章小结 |
| 第三章 G.729编码协议的高层次综合设计 |
| 3.1 HLS简介 |
| 3.1.1 HLS的定义 |
| 3.1.2 HLS的优势 |
| 3.1.3 Vivado HLS硬件设计流程 |
| 3.1.4 C语言对综合的支持 |
| 3.2 基于HLS的G.729编码算法IP核生成 |
| 3.2.1 硬件平台 |
| 3.2.2 Visual Studio平台下的C程序仿真 |
| 3.2.3 C代码在HLS平台的移植 |
| 3.2.4 编写TestBench文件 |
| 3.2.5 HLS平台下C仿真结果 |
| 3.2.6 综合 |
| 3.2.7 C/RTL联合仿真 |
| 3.2.8 IP封装 |
| 3.3 HLS的优化指令 |
| 3.3.1 流水线 |
| 3.3.2 预处理滤波器优化前后对比 |
| 3.4 G.729编码验证系统 |
| 3.5 本章小结 |
| 第四章 基于Verilog的LP分析算法的设计与实现 |
| 4.1 系统总体设计 |
| 4.2. sys_front模块 |
| 4.2.1 clk_gen时钟生成模块 |
| 4.2.2 语音数据缓存RAM |
| 4.2.3 filter预处理滤波器模块 |
| 4.2.4 sys_win加窗模块 |
| 4.2.5 ctrl_w_ram缓存控制模块 |
| 4.3 sys_acorr_lev模块 |
| 4.3.1 acorr自相关模块 |
| 4.3.2 lev林文孙—杜宾算法模块 |
| 4.4 本章小结 |
| 第五章 编码算法的仿真与验证 |
| 5.1 软硬件环境 |
| 5.2 子模块仿真结果 |
| 5.2.1 滤波器模块 |
| 5.2.2 加窗模块 |
| 5.2.3 自相关模块 |
| 5.2.4 林文孙—杜宾算法模块 |
| 5.3 LP分析系统整体仿真 |
| 5.3.1 功能仿真 |
| 5.4 设计综合 |
| 5.5 FPGA验证 |
| 5.5.1 LP分析系统 |
| 5.5.2 G.729编码验证系统 |
| 5.6 本章小结 |
| 第六章 总结与展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间已发表论文 |
（6）基于TMS320C6000的GCC编译器指令调度算法的设计与实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语句对照表 |
| 第一章 绪论 |
| 1.1 选题背景和意义 |
| 1.2 编译器发展现状与选取 |
| 1.3 论文主要工作 |
| 1.4 论文结构 |
| 第二章 GCC编译流程分析 |
| 2.1 GCC编译流程 |
| 2.2 编译器CC1介绍 |
| 2.2.1 编译流程 |
| 2.2.2 CC1对应的优化器 |
| 2.3 寄存器传送语言RTL简介 |
| 2.4 控制流分析 |
| 2.4.1 块的确认 |
| 2.4.2 边的确认 |
| 2.5 依赖关系分析 |
| 2.6 机器描述 |
| 2.7 本章小结 |
| 第三章 TMS320C6000架构分析 |
| 3.1 TMS320C6000系列结构特点——VLIW体系结构 |
| 3.1.1 并行体系结构 |
| 3.1.2 C6000的体系结构特点 |
| 3.1.3 C6000体系结构内部的特点 |
| 3.2 TMS320C6000系列CPU结构与指令集 |
| 3.2.1 C6000系列CPU结构 |
| 3.2.2 C6000数据通路 |
| 3.2.3 通用寄存器 |
| 3.2.4 功能单元 |
| 3.2.5 寄存器组交叉通路 |
| 3.2.6 数据存储器和读取存储通路 |
| 3.2.7 数据地址通路和控制寄存器 |
| 3.3 并行操作 |
| 3.4 流水线操作 |
| 3.5 GCC针对C6X的机器描述 |
| 3.6 本章小结 |
| 第四章 踪迹调度 |
| 4.1 指令级并行度探索 |
| 4.2 指令调度 |
| 4.2.1 基本块调度 |
| 4.2.2 分支延迟槽调度 |
| 4.3 局部踪迹调度 |
| 4.4 踪迹调度的详细算法 |
| 4.4.1 关键路径处理 |
| 4.4.2 区域以及区域中踪迹的确立 |
| 4.4.3 区域中的DAG图分析 |
| 4.4.4 一条主踪迹上的优化 |
| 4.4.5 辅助踪迹路径的补偿 |
| 4.5 踪迹调度PASS |
| 4.5.1 创建所在的优化遍 |
| 4.5.2 初始化遍时进行踪迹调度相应的初始化 |
| 4.5.3 踪迹调度实现方法 |
| 4.6 本章小结 |
| 第五章 测试 |
| 5.1 配置项测试 |
| 5.2 性能测试 |
| 5.2.1 编译器的编译性能测试 |
| 5.2.2 编译正确性测试和程序效率测试 |
| 5.3 本章小结 |
| 第六章 结束语 |
| 6.1 论文工作总结 |
| 6.2 后续工作展望 |
| 附录A |
| 参考文献 |
| 致谢 |
| 作者简介 |
（7）数字IP软核RTL级设计方法研究（论文提纲范文）
| 致谢 |
| 中文摘要 |
| ABSTRACT |
| 1 引言 |
| 1.1 研究的背景和意义 |
| 1.2 国际国内研究现状 |
| 1.3 本论文的主要任务 |
| 1.4 论文的组织结构 |
| 2 SoC设计与IP软核基本概述 |
| 2.1 SoC特点 |
| 2.2 SoC基本结构 |
| 2.3 SoC设计方法 |
| 2.4 IP软核 |
| 2.4.1 IP软核设计流程 |
| 2.4.2 IP软核产品化 |
| 2.4.3 IP软核标准化 |
| 3 IP软核RTL级设计方法研究 |
| 3.1 RTL级设计 |
| 3.2 设计说明 |
| 3.3 模块划分 |
| 3.4 基本设计方法 |
| 3.4.1 结构逻辑设计方法 |
| 3.4.2 随机逻辑设计方法 |
| 3.5 面向综合的RTL级编码方法研究 |
| 3.5.1 基本逻辑电路单元HDL描述 |
| 3.5.2 RTL级编码方式对综合结果影响 |
| 3.5.3 RTL级编码规范研究 |
| 3.6 RTL级设计方法技巧研究 |
| 3.6.1 状态机的编写 |
| 3.6.2 信号的跨时钟域处理 |
| 3.6.3 复位信号处理 |
| 3.7 RTL级设计其它考虑 |
| 4 逻辑综合 |
| 4.1 逻辑综合流程 |
| 4.1.1 工艺库的设定 |
| 4.1.2 设计的读入 |
| 4.1.3 作环境设置 |
| 4.1.4 设计的约束设置 |
| 4.2 设计编译 |
| 4.2.1 自底向上策略 |
| 4.2.2 自顶向下策略 |
| 4.3 综合结果分析与保存 |
| 4.3.1 分析设计问题 |
| 4.3.2 分析时间问题 |
| 5 微处理器设计 |
| 5.1 微处理器指令集 |
| 5.1.1 MCS-51指令集 |
| 5.2 微处理器设计方法 |
| 5.2.1 数据通路设计 |
| 5.2.2 控制通路设计 |
| 5.3 8bit微处理器典型结构 |
| 5.3.1 MCS-51系列微处理器结构 |
| 5.3.2 PIC16系列微处理器结构 |
| 5.4 微处理器IP软核验证方法 |
| 5.4.1 测试平台搭建 |
| 5.4.2 微处理器IP软核验证平台搭建 |
| 6 8051 IP软核设计和改进应用 |
| 6.1 8051 IP软核的分析与改进研究 |
| 6.1.1 8051 IP软核模块划分 |
| 6.1.2 8051 IP软核特点 |
| 6.1.3 内部ROM改进设计 |
| 6.2 8051 IP软核功能验证 |
| 6.2.1 各子模块测试 |
| 6.2.2 8051 IP软核整体功能验证 |
| 6.3 8051 IP软核改进应用 |
| 6.4 系统整体结构 |
| 6.5 设计流程 |
| 6.6 设计说明与模块划分 |
| 6.6.1 设计说明 |
| 6.6.2 模块划分与描述 |
| 6.7 时钟分频模块的设计 |
| 6.8 外部ROM接口模块设计 |
| 6.9 数模接口模块设计 |
| 6.10 软件程序的开发 |
| 6.11 功能仿真 |
| 6.12 8051IP软核逻辑综合 |
| 6.12.1 时钟和异步信号约束 |
| 6.12.2 ROM和RAM综合处理 |
| 6.12.3 选择综合策略 |
| 6.12.4 结果分析 |
| 6.13 时序验证 |
| 6.13.1 FPGA平台验证 |
| 6.13.2 网表验证 |
| 6.14 版图 |
| 7 结论 |
| 7.1 总结 |
| 7.2 展望 |
| 参考文献 |
| 作者简历 |
| 学位论文数据集 |
（8）基于FPGA的TCAS与S模式应答机综合化数字中频接收系统的设计与仿真（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 目录 |
| 第一章 绪论 |
| 1.1 论文背景及研究意义 |
| 1.1.1 研究背景 |
| 1.1.2 研究意义 |
| 1.2 国内外研究现状 |
| 1.2.1 研究现状 |
| 1.2.2 存在的问题分析 |
| 1.3 论文内容 |
| 第二章 TCAS与S模式应答机及软件无线电简介 |
| 2.1 TCAS系统简介 |
| 2.1.1 TCAS系统功能 |
| 2.1.2 TCAS系统组成 |
| 2.2 S模式应答机系统简介 |
| 2.2.1 S模式应答机系统功能 |
| 2.2.2 S模式应答机系统组成 |
| 2.3 TCAS与S模式应答机的协调工作 |
| 2.4 A/C/S模式信号格式 |
| 2.4.1 A/C模式询问信号与S模式PAM询问信号 |
| 2.4.2 A/C模式应答信号 |
| 2.4.3 S模式DPSK询问信号 |
| 2.4.4 S模式应答信号 |
| 2.5 软件无线电技术简介 |
| 2.5.1 低通采样定理 |
| 2.5.2 带通采样定理 |
| 2.5.3 多速率信号处理 |
| 2.5.4 正交信号变换 |
| 2.6 本章小结 |
| 第三章 系统总体设计 |
| 3.1 总体方案 |
| 3.1.1 综合化接收机的功能 |
| 3.1.2 本文设计实现的功能 |
| 3.2 系统设计 |
| 3.2.1 采样频率及系统时钟 |
| 3.2.2 系统架构 |
| 3.3 硬件平台的选型 |
| 3.3.1 平台选型 |
| 3.3.2 StratixIII FPGA简介 |
| 3.3.3 FPGA设计思想 |
| 3.4 本章小结 |
| 第四章 数字下变频原理及其FPGA实现 |
| 4.1 数字下变频原理简介 |
| 4.1.1 NCO的工作原理 |
| 4.1.2 CIC的原理 |
| 4.1.3 HB的原理 |
| 4.2 数字下变频的具体模块实现 |
| 4.2.1 模块分解 |
| 4.2.2 NCO与Mixer的实现 |
| 4.2.3 CIC的实现 |
| 4.2.4 HB的实现 |
| 4.2.5 FIR的实现 |
| 4.2.6 平方开方运算的实现 |
| 4.3 本章小结 |
| 第五章 TCAS基带预处理设计及其FPGA实现 |
| 5.1 C模式应答信号的检测算法及其FPGA实现 |
| 5.1.1 PSV生成 |
| 5.1.2 PSV分解 |
| 5.1.3 框架脉冲检测 |
| 5.1.4 脉冲信息提取 |
| 5.1.5 C模式应答信号参考功率的生成 |
| 5.2 S模式应答信号报头的检测算法及其FPGA实现 |
| 5.2.1 VPP检测的实现 |
| 5.2.2 LEP检测的实现 |
| 5.2.3 初始四脉冲报头检测的实现 |
| 5.2.4 参考功率生成的简化及实现 |
| 5.2.5 重触发的简化及实现 |
| 5.2.6 DF认证的简化及实现 |
| 5.3 C/S模式应答信号融合处理的分析 |
| 5.4 本章小结 |
| 第六章 S模式应答机基带预处理设计及其FPGA实现 |
| 6.1 询问模式判别 |
| 6.1.1 算法流程图 |
| 6.1.2 A/C/S询问模式匹配 |
| 6.1.3 脉冲幅度求均值的优化 |
| 6.2 S模式询问信号接收处理 |
| 6.2.1 处理流程图 |
| 6.2.2 S模式使能信号的扩展 |
| 6.2.3 定时脉冲的产生 |
| 6.2.4 DPSK解调 |
| 6.2.5 DPSK解调方法二的说明 |
| 6.3 位同步抽样判决 |
| 6.3.1 传统的抽样判决方法 |
| 6.3.2 抽样判决方法的改进 |
| 6.4 本章小结 |
| 第七章 整机级联与测试验证 |
| 7.1 系统测试验证方法 |
| 7.1.1 激励源的产生 |
| 7.1.2 Matlab建模与仿真 |
| 7.1.3 QuartusII下功能仿真与时序仿真 |
| 7.1.4 板级调试 |
| 7.2 DDC的测试方案及验证 |
| 7.2.1 Matlab仿真DDC模型 |
| 7.2.2 FPGA实现DDC的结果 |
| 7.3 TCAS基带预处理模块的测试方案及验证 |
| 7.3.1 基带激励源信号的产生 |
| 7.3.2 TCAS基带预处理验证 |
| 7.4 S模式应答机基带预处理模块的测试方案及验证 |
| 7.4.1 基带激励源信号的产生 |
| 7.4.2 S模式应答机基带的模式判别的验证 |
| 7.4.3 S模式应答机DPSK解调验证 |
| 7.5 整机级联及测试验证 |
| 7.5.1 整机级联 |
| 7.5.2 中频激励信号的产生 |
| 7.5.3 整机系统验证 |
| 7.6 本章小结 |
| 第八章 总结与展望 |
| 8.1 全文总结 |
| 8.2 展望 |
| 8.2.1 进一步工作 |
| 8.2.2 未来展望 |
| 参考文献 |
| 致谢 |
| 攻读硕士学位期间已发表或录用的论文 |
（10）RTL到门级设计的等价性验证的研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 课题背景 |
| 1.2 研究现状 |
| 1.2.1 等价性验证的研究现状 |
| 1.2.2 综合引擎的研究现状 |
| 1.2.3 算术电路等价性验证的研究现状 |
| 1.3 论文的主要工作和创新点 |
| 1.4 论文的组织结构 |
| 第2章 ZDFV的综合引擎的设计与实现 |
| 2.1 综合技术简述 |
| 2.2 综合引擎在验证系统中的位置 |
| 2.3 可综合的Verilog描述子集 |
| 2.3.1 变量声明和使用 |
| 2.3.2 连续赋值语句 |
| 2.3.3 过程赋值语句 |
| 2.3.4 串行语句块 |
| 2.3.5 高级程序语句 |
| 2.4 Icarus Verilog的实现 |
| 2.4.1 预处理 |
| 2.4.2 初步解析(parse) |
| 2.4.3 精解析(elaborate) |
| 2.4.4 综合优化(synthesis) |
| 2.4.5 代码生成 |
| 2.5 对Icarus Verilog的改进 |
| 2.5.1 增加对高级程序语句的支持 |
| 2.5.2 提高综合引擎的通用性 |
| 2.5.3 采取多种手段提高运行效率 |
| 2.6 ZDFV综合引擎的实现 |
| 2.7 实验数据 |
| 2.8 小结 |
| 第3章 提高电路相似性的算法研究 |
| 3.1 组合电路等价性验证方法概述 |
| 3.1.1 功能等价性验证方法 |
| 3.1.2 增量等价性验证方法 |
| 3.2 面向通用模块的相似性算法 |
| 3.2.1 综合优化对电路结构的影响 |
| 3.2.2 算法实现细节及复杂度分析 |
| 3.3 实验结果 |
| 3.4 小结 |
| 第4章 数据通路的等价性验证 |
| 4.1 数据通路的等价性研究现状 |
| 4.2 算法模型和定理 |
| 4.3 算符排序算法 |
| 4.3.1 距离计算 |
| 4.3.2 初始变量分组 |
| 4.3.3 乘数被乘数的识别 |
| 4.3.4 验证框架 |
| 4.4 实例分析 |
| 4.5 小结 |
| 第5章 结合HAG的算术单元等价性验证 |
| 5.1 算术单元等价性验证的研究现状 |
| 5.2 算法模型和定义 |
| 5.3 电路实现方案提取算法 |
| 5.3.1 HAG提取算法 |
| 5.3.2 加法树构架提取 |
| 5.3.3 乘法编码方式识别 |
| 5.4 结合HAG的算术电路验证 |
| 5.5 测试结果与分析 |
| 5.6 小结 |
| 第6章 基于混合SAT引擎的RTL验证算法 |
| 6.1 布尔逻辑的SAT引擎 |
| 6.1.1 电路布尔逻辑的SAT模型 |
| 6.1.2 布尔逻辑的SAT引擎 |
| 6.2 混合SAT引擎求解电路问题 |
| 6.2.1 混合SAT引擎的研究现状 |
| 6.2.2 HDPLL算法 |
| 6.3 基于混合SAT引擎的RTL验证系统 |
| 6.3.1 实现细节 |
| 6.3.2 实验数据 |
| 6.4 小结 |
| 第7章 结论与展望 |
| 7.1 论文工作小结 |
| 7.2 下一步工作展望 |
| 参考文献 |
| 致谢 |
| 附录 1: Bench文件语法 |
| 附录 2: 攻读学位期间发表/录用的学术论文 |
四、RTL综合中的格式判别（论文参考文献）
- [1]基于FPGA的X射线图像拼接技术[D]. 黄康. 中北大学, 2021(09)
- [2]基于图卷积网络的片上系统软硬件协同设计研究[D]. 郑欣. 广东工业大学, 2021(08)
- [3]ORB图像特征提取算法的FPGA设计与实现[D]. 王雯涛. 昆明理工大学, 2021(01)
- [4]基于FPGA的毫米波雷达信号处理算法研究[D]. 杨思远. 广东工业大学, 2021
- [5]基于FPGA的G.729语音编码算法的实现与验证[D]. 蔡韫奇. 东南大学, 2018(12)
- [6]基于TMS320C6000的GCC编译器指令调度算法的设计与实现[D]. 王旭涛. 西安电子科技大学, 2014(05)
- [7]数字IP软核RTL级设计方法研究[D]. 凌波. 北京交通大学, 2012(12)
- [8]基于FPGA的TCAS与S模式应答机综合化数字中频接收系统的设计与仿真[D]. 马进. 上海交通大学, 2011(07)
- [9]设计质量及其对设计收敛的影响[J]. Piyush Sancheti,Sanjay Churiwala,Rob Knoth. 电子设计技术, 2010(10)
- [10]RTL到门级设计的等价性验证的研究[D]. 翁延玲. 浙江大学, 2008(07)